Очередной виток в Спирали
Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание
Очередной виток в Спирали
Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание
Что-то не все работает в моем проекте, битклок не сдвигается, фрагмент ниже:
На выходе нет импульсов, хотя симуляция говорит, что должно быть. Если данные цепляю вместо битклока, то все сдвигает правильно.
Не пойму, в чем проблема? Мастер 24,5 МГц, битклок 3МГц, в 8 раз меньше мастера. Это вживую, в симуляции все правильно работает.
Гляньте, кто понимает, на всех пинах все как и должно быть , а на 83,84,85,86,89,90 там где битклок сдвигается тишина на выходах.
123.zip
Последний раз редактировалось Delta213; 18.04.2024 в 16:51.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
По схеме криминала не видно.
И не очень понятно: нет импульсов или не сдвигается?
Выложите проект, гляну что там.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
В общем в вашем проекте тоже криминала не видно, сигналы должны быть. Либо не на тех пинах смотрите, либо еще какой-то касяк.
Нарисовал свой проект, как предлагал сразу. Все лишнее поудалял. Все работает как надо, симуляция настроена, можете проверять "в живую", только пины правильно назначьте.
Это не то! Вы придерживаете данные на период битклока, а я на период мастерклока. И как говорил уже данные нормально передаются, не идет только сдвинутый битклок, хоть прямой, хоть инверсный. И смотрю на тех пинах, если вход перебрасываю, меняю местами дату и битклок, то на выходах всех битклоков появляется сдвинутая как надо дата. Может что-то с фронтами, попробую мастер проинвертировать перед 174 регистром.
Сейчас покажу...
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
На пол периода.
А нафига? Что-то не улавливаю смысла всех этих манипуляций.
В проекте, что я "урезал" все уже выводится как надо для ЦАП.
Ну можно еще все выходные сигналы пересинхронизировать мастерклоком, будут фронты вообще идеально выровнены. Но работать и так должно.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Вот я и проверю, вот я и сравню. На макетной же делаю, какой вариант заработает, тот и будет зашит в релиз.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Но заработал только один вариант! Я вообще не понимаю как могла работать схема из 10322
Тут уже причесано, с реклоком и все работает.
Vasil_Work.zip
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Не о чем спорить, работает от 44,1 до 384 без артефактов.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Я не спорю - дело хозяйское. Но это какая-то работа "на соплях".
Получается, что если вместо ПЛИС включить нормальный цифровой фильтр, типа DF1704, то оно у вас тоже не будет работать. Т.к. у ЦФ, как и в моем проекте, данные на выходе обновляются по отрицательному фронту битклока.
Кстати, а уровень сигнала на выходе ЦАП нормальный? На 0дБ амплитуда как надо?
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Ну да! Это самый объективный метод. А всякие измерения это только для приборов, мы же делаем для прослушивания и критерий нравится/не нравится самый значимый. У вас не так?
---------- Сообщение добавлено 06:38 ---------- Предыдущее сообщение было 06:36 ----------
Алексей, ну уймитесь уже, показать что из синуса сделал предложенный вами вариант? Все ошибаются и даже я
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Не, Delta213, симулятор логики врать не умеет, это не микрокап.
И проекты для ПЛИС наугад (заработает/ не заработает) не делаются. Свой проект я замоделил и точно знаю какие сигналы будут на выходе.
Если сигналы по факту не такие, то это означает, что есть какой-то привходящий фактор.
Если до и после ПЛИС никакой логики нету, то могу предположить только наличие какого-то сдвига в сигнале LRC перед плис, из-за чего получается нестабильная загрузка в ЦАП. Либо у сигнала BCK скважность сильно перекошена, но это конечно менее вероятно.
Тогда нужно всего-лишь добавить в проект пересинхронизацию для LRC. Если интересно - могу доработать проект и под такой вариант.
---------- Сообщение добавлено 09:52 ---------- Предыдущее сообщение было 09:24 ----------
Кароче во вложении проект с реклоком LRC, распиновку только перепроверяйте.
Выходные диаграммы:
Небольшое отставание фронта BCK относительно других сигналов присутствует, но не критичное.
При желании можно и его убрать, но надо писать констрейнты через SDC файл, или переводить проект на верилог и вводить для BCK задержку вентилем.
123_fix1.rar
---------- Сообщение добавлено 10:38 ---------- Предыдущее сообщение было 09:52 ----------
Добавил свой модуль задержки на верилоге. Задал констрейнт в классическом анализаторе таймингов. Теперь фронты выровнены вообще идеально:
Но это больше из спортивного интереса. Для ЦАП эти наносекунды погоды не делают.
123_fix2.rar
Последний раз редактировалось dortonyan; 20.04.2024 в 10:09.
Подчиненный перед лицом начальствующим должен иметь вид лихой и придурковатый, дабы разумением своим не смущать начальство.
Указ Петра I от 09.12.1709:
Социальные закладки