"линия задержки"

[SemSem]

Приветствую всех.
Решил задать вопрос именно в этой ветке, она ближе всего к цифре.
Суть вопроса - два устройства "общаются" между собой по двум параллельным каналам с одной и той же информацией по шине i2c, причем только в одном направлении. Есть необходимость "притормозить" один канал. На чем просто реализовать "линию задержки" на 300-400 мс...Как это делается на проце понятно, но не хотелось бы. На форуме в теме про цап или ацп, не помню,увы, кто-то обмолвился про чип именно только для подобного применения...в нем даже имеется возможность регулировки времени задержки просто двоичным кодом и каскадирования, причем, в небольшом корпусе, я даже дш на него смотрел, но тогда было без надобности, а память коротнуло ((((....
Может, кто в теме или просто имел дело ?...
Буду очень признателен.

[Serge_L]

Память фифо
Объем зависит от времени задержки и от частоты клока (частоты сэмплирования).
В общем виде - весьма не дешевое устройство.
Про спецчипы - не знаю.

[SemSem]

Память фифо
Объем зависит от времени задержки и от частоты клока (частоты сэмплирования).
В общем виде - весьма не дешевое устройство

это да...но на проце совсем не дорого....

Про спецчипы - не знаю.

это я его обозвал так, на самом деле - это просто микросхема из линейки фирмы, вот только какой....

[Shidim]

В AV ресиверах есть функция lip sync выполнено имхо на одном профильном чипе, просто задержка с буфером управление как авто так и ручное их имхо есть семейство от простых(типа сам ввёл сколько счёл). до относительно сложных с отслеживанием по меткам синхронизации. Маркировки всякие принципы это не ко мне, я лишь направление подсказываю. Т,е взять схему реса средней линейки найти в диаграмме блок lip sync и глянуть как и на чём организовано. Но время задержек в них не безгранично.

[карабас123]

FPGA рулит. Нормальному разрабу на пару часов дел

[Serge_L]

Ну, при задержке в 400 мс и одинарной скорости (48к) буфер где-то 80 кБ нужен
Я в свежих фпга не особо секу, сколько там регистровой памяти можно наковырять
При 8х соответственно 640 кБ, это уже ну очень много

[alex3]

"640 кб хватит всем" (с)

[Alex]

Суть вопроса - два устройства "общаются" между собой по двум параллельным каналам с одной и той же информацией по шине i2c, причем только в одном направлении.

I2C бывает "в одном направлении" только в одном случае - если мастер пишет что-то в слейв, и при этом игнорирует ACK.
(ну еще и и не использует clock stretch, но он и так редко используется).

---------- Сообщение добавлено 13:25 ---------- Предыдущее сообщение было 13:24 ----------

Ну, при задержке в 400 мс и одинарной скорости (48к) буфер где-то 80 кБ нужен

Как ты просто буфером, задержишь I2C? И вообще как ты его задержишь, если слейв должен отвечать при чтении, и вообще всегда ACK-ом?

[карабас123]

наверное перепутали I2S и I2C

[Serge_L]

Alex, я про I2S писал)))

[Alex]

Я читаю что там написано, а там написано I2C.
Ну сли I2S, то можно конечно ина проце и на ФПГА, но вообще для этого есть специльные микросхемы:
TPA5050, 5051, 5052.
Может чего и поновее есть, давно не смотрел.

[SemSem]

а там написано I2C

спутал на автомате...

но вообще для этого есть специльные микросхемы:
TPA5050, 5051, 5052.

такие есть, но 170 ms....

[Viktor S]

но 170 ms

If more delay is needed, the devices can be connected in series.

[SemSem]

If more delay is needed, the devices can be connected in series.

это да. не увидел....

[Alex]

такие есть, но 170 ms....

Они каскадируются, т.е. просто последовательно включаются - это-же по сути, просто несколько длинных сдвиговых регистров внутри.
Особенно, если "такие есть" - при их весьма немалой цене,если их надо не одну а несколько, то может дешевле уже на какой-нибудь ПЛИСке или проце с соотв. количеством (I2S/SAI) сделать.

P.S. Я делал макетный вариант многоканального ЦАПа, (именно для многоканала а не многополосья), с регуруемыми задержками LFE, фронтов, центра и тылов, как раз на них.
С некоторыми особенностями использования, чтобы работало не только для РСМ но и для многоканальных DSD (5.1).

Но оказалось не сильно востребовано, т.к. часто их можно накрутить в источнике, или вообще смириться с их отстутсвием.
Для многополосьяпо очевидным причинам, оно тем более не нужно.

[Serge_L]

Alex, Сань, посмотрел 5050
Оно фигню какую-то стОит.

[SemSem]

Может чего и поновее есть, давно не смотрел.

новее ничего нет, а за совет спасибо
однако, это чисто для аудио, а для "общего" применения нет ничего подобного ? под i2c или spi...

Offтопик:
p.s. я ведь смотрел дш на подобный чип, но хоть убей не помню...

[Alex]

Alex, Сань, посмотрел 5050
Оно фигню какую-то стОит.

$6 в розницу, $2.50-3 на 1000шт и больше.

[SemSem]

уже на какой-нибудь ПЛИСке или проце с соотв. количеством (I2S/SAI) сделать.

с плис дел не имел, про проц надо подумать.....

[Alex]

Если только стерео, то тут и думать нечего - любой проц с фулдуплексным I2S или SAI, и достаточным количеством ОЗУ для организации FIFO буфера.
I2S по DMA пишет в один кольцевой буфер, читает из другого. Точнее буфер тот-же самый , только начальные адреса отличаются на величину задержки.
Так у меня дждиттероподитель JKill работал (только там задержка не фиксированная, и порт входа и порт выхода работают на несколько отличающихся частотах, ну а просто задержку приодинаковыхз частотах входа/выхода сделать еще проще).
Для 4-х каналов тоже не проблема, т.к.I2S/SAI во многих процах как правило два, а вот больше - уже очень в немногих.