DF2 - Вторая версия DIY ЦФ

[dortonyan]

Итак, обещанный проект нового ЦФ.
Опыт прошлой ветки показал, что вопросы построения ЦФ сводятся к конкретному проекту. Поэтому решил создать отдельную.

Исходная ветка с обсуждением различных реализаций ЦФ здесь.
Ветка про ЦФ DF1 здесь.

С момента публикации прошлой версии ЦФ прокачал скилл по верилогу, поэтому новый ЦФ выполнен проще, и с более сложной арифметикой. В частности добавлены опции шейпера и дополнительного апсемплера, что позволяет выводить данные в том числе на малоразрядные ЦАП, типа AK4499EX.
Получив определенный опыт понял о чем писал Сергей Агеев (на счет реализации умножителей и многовходовых сумматоров на FPGA). Если правильно выбирать длину конвейера, то нет смысла изобретать оригинальную схему умножителя. Компилятор синтезирует лучше.
То же самое касается описания сумматоров: использование многовходовых сумматоров оптимизируется лучше, чем ручная разбивка на двух-входовые.

В отличие от предыдущего проекта, новый делался как заготовка для самостоятельного применения и доработки под свои задачи. Поэтому все режимы досконально не тестировались, и проект выкладывается "как есть" в версии альфа.
В исходниках есть только пара примеров: для FPGA cyclone и lcmxo2.
Описание содержит краткое перечисление основных параметров, а так же инструкцию по самостоятельной сборке проекта и генерации собственных коэф-тов в MatLab.
Картинок много, текста мало. Все как мы любим.
Утилита и ее исходник для автоматизированной конверсии коэф-тов в формат верилога прилагается.
Так же прилагаются матлабовские модели всех каскадов фильтра, архив со сгенерированными коэф-тами фильтров, примененных в проекте и симулинк-модель. Для запуска симулинк-модели нужен матлаб версии r2018b.

- 25.09.2023 - Добавил MatLab модель шейпера в симулинке. На этот раз версии r2013b. В 2018-ом матлабе че-то намудрили со спектроанализатором, и в нем амплитуда сигнала получается зависима от порядка шейпера, или от кратности оверсемплинга.

- 27.09.2023 - Правка шейпера 3-го порядка

Шейпер 3-го порядка в проекте выполнен по схеме:

NTF шейпера на 1кГц сигнале:

Данный шейпер оптимизирован для работы на невысокой частоте семплирования (х16..х32) и с разрядностью данных не менее 7..8 бит.
На работы на более высоких ЧД при меньшей разрядности данных можно упростить коэф-т шейпера, улучшив SNR и сэкономив на логике. Для этого исключается слагаемое Gain3 (по схеме симулинка):

В проекте это слагаемое находится в файле DATA_READ.v:

Данное слагаемое отклоняет значение коэф-та от 3-х, создавая дополнительный полюс на NTF. После упрощения коэф-та NTF шейпера принимает вид классического модулятора 3-го порядка.

Можно также это слагаемое не удалять, а менять его величину (увеличивать сдвиг), двигая тем самым полюс NTF.

[свернуть]

- 28.09.2023 - Отрефакторил модули DATA_READ и SAI_OUTPUT. Поправил описание.
- 05.10.2023 - Поправил DF_CONTROL. Поправил описание.

[maxssau]

[Serge_L]

Офигеть!

[Alex]

[dee-jan]

Я эту круть уже попробовать успел. Фильтры выбираются, цапы управляются.
Респект Алексею как всегда
Даже обкатали PCM58 на 32х. Он смог на 44.1х32 разогнаться, на 48к увы.
Но устаканивается ток уже плохо, линейность страдает.
Прикрепил спады разных ЦФ-normal -6db, sharp, short, slow.
Sharp правда версия от старого DF1.
-90дб версию на Найквисте не покажу

[Михаил45]

Алексей спасибо! Поддерживаешь творчество и жизнь на форуме.

[Turbo_man]

Спасибо за проект. Будем пробовать.
А я уже хотел спрашивать где дф2?

[dortonyan]

Всем Пользуйтесь на здоровье.
Я только не ручаюсь за то что не найдется касяков. Тестировать такой функционал очень накладно и муторно.
SPI, например, пока что проверял только в симуляторе.
Ну и теоретически может возникнуть вопрос с возбудом CIC интерполятора. Я толком и не понял отчего так получается. То ли компилятор диамонда что-то оптимизирует не туда....
Пока что реклок конфигурационных сигналов проблему решает, дальше колупать неахота.
Для тестов задал х4 CIC интерполятор плюс х4 основной ЦФ. Получается х16 оверсемплинг. Работает нормально.

[Turbo_man]

Даже обкатали PCM58 на 32х. Он смог на 44.1х32 разогнаться, на 48к увы.

А сколько битклоков на семпл вы выставляли? При 24 битклоках, например, PCM1702P точно работает на х32 в обеих сетках.

[dortonyan]

А я уже хотел спрашивать где дф2?

ЦФ работает давно. Описалово, даже такое поверхностное, много времени заняло.
А без описания такое мало кому надо. Кто разбирается по коду - может и сам написать себе ЦФ.

---------- Сообщение добавлено 21:07 ---------- Предыдущее сообщение было 21:04 ----------

А сколько битклоков на семпл вы выставляли? При 24 битклоках PCM1702P точно работает на х32 в обеих сетках.

Около 23.
Для максимального растягивания фрейма я сделал "финт ушами": для модуля SAI_OUTPUT добавил х2 умножитель тактовой на триггере, и задал деление на 3. Получилось относительно тактовой деление на 1,5.
Скважность битклока получилась не 50/50, но и не сильно кривая, около 40/60..45/55, не кривее:

[карабас123]

сильная работа

[And$er]

Алексей, очень круто и большое спасибо, что делитесь своими разработками!
Буду пробовать новый фильтр в своем проекте с sm5865.

[Turbo_man]

Интегрировал DF2_FIR_CORE к себе вместо DF1. Пошёл проверять в железе.
Непривычно как-то без выходного LRCKO.

[dortonyan]

Интегрировал DF2_FIR_CORE к себе вместо DF1

При сборке с двух проектов главное внимательно с конфигурационными входами. Например, в проекте DF1 параметр OVS_MAX = 0 - это х4 оверсемплинг, а в проекте DF2 - это уже х1.
Ну и я бы делал наоборот: за основу лучше бы взял DF2, заменив только модуль вывода (SAI_OUTPUT) модулем из старого проекта, если надо конвейерный вывод.

[Turbo_man]

главное внимательно с конфигурационными входами.

Да, конечно.

Сразу вопрос почему у тебя:
/***** Output Data Bus ***********/
output signed[23:0] QL, QR,
а не
/***** Output Data Bus ***********/
output signed[iODW-1:0] QL, QR,

ведь тут-то есть:
/***** Input Data Bus ************/
input signed[DW-1:0] DL, DR,

---------- Сообщение добавлено 13:56 ---------- Предыдущее сообщение было 13:52 ----------

И почему DW сразу 27 бит? Таких источников ведь нет.

[dortonyan]

Во-первых, так параметризировать нельзя. В квадратных скобках допускаются только константы.
А во-вторых - параметризировать разрядность выходной шины нет смысла, лишнее усложнение. Компилятор сам отрежет до скольки надо.

---------- Сообщение добавлено 14:00 ---------- Предыдущее сообщение было 13:56 ----------

И почему DW сразу 27 бит? Таких источников ведь нет.

Это разрядность шины данных, в которой выполняется расчет х32 интерполятора, и до которой округляются промежуточные вычисления.
С разрядностью входных данных она не связана. Входные данные любой разрядности приводятся к разрядности шины.
Ну и помним, что в шине старший бит отведен на переполнение, поэтому "полезная" разрядность фактически 26 бит.
На латтисе в 2000 ячеек ее больше задать не получится, а на 1-ом самом мелком циклоне можно увеличить до 31 (с соотв. увеличением разрядности аккумулятора).

[maxssau]

dortonyan, а вторая версия влезет в EP1C3T100? я купил все деталюшки для первой

[Turbo_man]

Так мои входные 24 бит как привести в соответствие с твоими 27ю? Старшие 3 бита повторяют 24(23)й?

---------- Сообщение добавлено 14:22 ---------- Предыдущее сообщение было 14:20 ----------

Пока фигня получилась у меня. Забыл, что тут нет ОВ представления и с битностью аут.

[dee-jan]

а вторая версия влезет в EP1C3T100? я купил все деталюшки для первой

Влазит. У меня на 58 все влезло.
2530 из 2910 блоков занято. Память почти вся ушла. Битность вся максимальная.

[dortonyan]

dortonyan, а вторая версия влезет в EP1C3T100?

Со свистом.
В первый циклон влезает ЦФ + CIC апсемплер + шейпер 3-го порядка. Но это если выводить на малоразярдный ЦАП, типа AK4499EX, или россыпной какой. А если не использовать апсемплеры и обойтись шейпером 1-го порядка, то еще куча ресурсов остается.

Так мои входные 24 бит как привести в соответствие с твоими 27ю? Старшие 3 бита повторяют 24(23)й?

Дополняешь 24 бита старшим на переполнение (копия 24 бита) - получаешь 25 бит. Далее 25 - соотносится с 27, 24 - с 26 и т.д.
На верилоге примерно так:

wire signed[23:0] iD;
wire signed[26:0] wD = iD;
wire signed[26:0] wLD = wD << 2;