ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[nerv]

Stratosys, ИМХО, вся эта логика не нужна. Тактирование ЦФ восстановленным мастер клоком от SPDIF приёмника. Достаточно соединить SPDIF приёмник с ЦФ через резисторы 30...33 ОМ и правильно выставить конфигурацию .

[EDDiE]

А как же джиттер?

[Stratosys]

Stratosys, ИМХО, вся эта логика не нужна. Тактирование ЦФ восстановленным мастер клоком от SPDIF приёмника. Достаточно соединить SPDIF приёмник с ЦФ через резисторы 30...33 ОМ и правильно выставить конфигурацию .

Я тоже так думаю. Но я работаю с уже готовыми ЦАПом на двух PCM63P-J, и обновляю его входную часть (SPDIF приёмник и ЦФ) до стандарта High-Res (24 бит/96КГц). Уже отправил в производство переходники AK4118->CS8412 , и SM5847 ->DF1700.

Теперь работаю с мастер-клоком между SPDIF приёмником и ЦФ. Как вы правильно заметили, в остальных ЦАПах эти линии соединены либо напрямую (MCLK->XTI), либо через низкоомный резистор.

Тут же, какие-то инженеры, накрутили целую логическую цепочку с RC фильтром, которая во-первых, непонятно какое преимущество даёт, во-вторых, не пропускает мастер-клок в 24.576 МГЦ для High-Res.

Сегодня сделал измерения осциллографом на входе, RC-цепи, и на выходе. 44.1 КГц входной сигнал.

Вход (выход с CS8412):


RC-цепь:


Выход (на DF1700):


---------- Сообщение добавлено 12:27 ---------- Предыдущее сообщение было 12:05 ----------

Там параллельно резистору 1 КОм включён ещё один со звёздочкой (настраиваемый номинал), и он тоже установлен на плате. Надо будет посмотреть его номинал, и пересчитать частоту фильтра.

Параллельный резистор стоит на 492 Ома, что даёт суммарное сопротивление в 393 Ома.



По следам видно, что он впаивался после изготовления платы, а значит их история о ручной калибровке мастер-клока каждого ЦАПа похоже на правду.

[Alex]

А как же джиттер?

А чем ему эта схема на логике поможет?

[Stratosys]

А чем ему эта схема на логике поможет?

Я задавался этим же вопросом! Компания-производитель (ADCOM https://adcom.com/) всё ещё жива, хотя не думаю, что те инженеры начала 90-х, что разрабатывали это устройство, всё ещё работают. Интересно, если им задать этот вопрос, ответят ли...

[Meta|_]

А чем ему эта схема на логике поможет?

Гармонизирует

[Stratosys]

Эт врядли. Регенерация чем, самим собой? Обычно в таких случаях используют дополнителеьный, более качественный источник тактовой.

CS8412 уходит из схемы в любом случае. На её место будет установлена AK4118 с опорным кварцевым генератором на 24.576 МГц, по схеме, как приводил nerv. По-идее, этот SPDIF-приёмник имеет макс джиттер 50 пс, и я думаю, выход мастер-клока с него должен быть достаточно качественный, чтобы не думать об этой схеме на логических элементах, а напрямую (через 33 Ома) подавать на вход ЦФ.

[Delta213]

А как наоборот сделать из i2s спдиф? И даст ли это действо задержку? Хочу цап установить в сабвуфере, если гнать туда и2с, провод толстый нужен, но если при конверсии туда-сюда образуется задержка, то придется аналог пускать по балансу, не хотелось бы.

[Stratosys]

А как наоборот сделать из i2s спдиф? И даст ли это действо задержку? Хочу цап установить в сабвуфере, если гнать туда и2с, провод толстый нужен, но если при конверсии туда-сюда образуется задержка, то придется аналог пускать по балансу, не хотелось бы.

На WM8804 / WM8805. Есть даже готовые платы с такими I2S в SPDIF.

[Alex]

Я задавался этим же вопросом!

И совершеннонапрсно - это было абсолютно лишнее, с диттером тут все совершенно однозначно- какой на входе, такой и на выходе.
А на входе он зависит от приемника, поскольку тут мастерклок - восстановленый ФАПЧем из говноспдифа.

С другой стороны - у Ультрааналога, как и у большинства прочей антикварной рухляди, требования к джитеру не очень большие.

CS8412 уходит из схемы в любом случае. На её место будет установлена AK4118 с опорным кварцевым генератором на 24.576 МГц,

Это хорошло, джиттер у 4418 в 4 раpа меньше чем у циррусовского гавна мамонта.
Генератор там можно любой подходящий, на нужную частоту, моджно не осцуиллятор а только кристалл (кварц), но можно и вообще без него - во время воспроизведения он в рабьоте не участвует.

А как наоборот сделать из i2s спдиф?

СПДИФ трансмиттером, многие чипы они трансиверы, в них есть и передатчик и приемник.
Тут еще важно - в хардверном режиме или в софтверный, особенно если не на фиксированном семплрейте работать.
Я использовал когда-то DIR4192, DIX9211, AK4104.

[Delta213]

Меня больше суммарная задержка интересует, это саб он и так отстает и приходится фронт тормозить. Вносит такое преобразование существенную задержку? Нс, мкс это не роялит, а вот мили с уже да. Или поискать тонкий микрофонник и гнать в саб аналог в балансе?

Offтопик:
кто знает где такой купить? Витая пара в экране, но тонкий, желательно не толще 2мм. У меня даже такая мысль есть, вытянуть из ютп две косички, одну распустить и навить на вторую пару, получится 3 жильный свитый, кмк тут экран не обязателен.

---------- Сообщение добавлено 10:01 ---------- Предыдущее сообщение было 09:39 ----------

поскольку тут мастерклок - восстановленый ФАПЧем из говноспдифа.

Можно чистилку джиттера применить в виде 4137 или любого другого асрц.

[Stratosys]

Естественно, с джиттером эта схема не делает ровно ничего.

В общем, длительная симуляция этой логической цепочки в LTSpice доказала первоночальную гипотезу Alex*а, и слова самого производителя о том, что эта вся затея была предназначена для выравнивания длительности импульсов мастер-клока к идеальному соотнешению скважности в 50%. В теории, это работает. К сожалению, лишь на одну заранее выбранную частоту сигнала, в связи с неизменной величиной постоянной времени RС-цепочки. Поэтому, они подгоняли её на стенде на 44.1 КГц сэмплирования (11,289 МГц клока) путём подбора номинала паралелльного резистора R310. Я сделал аналогичное в симуляторе, и путём подбора cуммарного сопротивления резистора от 400 Ом до 2,5 КОм можно изменять скважность выходных импульсов примерно от 20% до 80%. И даже можно попасть в 50%, при желании.

Однако это бесполезная (и даже вредная) цепь в пути мастер-клока от SPDIF-приёмника до ЦФ. Вредная тем, что на других частотах сэмплирования (и мастер-клока соответсвенно) эта цепь ломает скважность импульсов в неверном направлении, а при достижении определённого порога частоты (~20 МГц) вообще уходит в единичное состояние по выходу триггеров, полностью отключая клокинг.

В общем, я решил эту цепочку отключить, и просто поставить резистор 33-47 Ом между выходом SPDIF приёмника, и входом ЦФ.
Потом осциллографом посмотрю, как оно работает в таком виде.

В качестве ЦФ я собираюсь ставить SM5847, а она спокойно переваривает вариации скважности тактовых импульсов от 40% до 60%, согласно даташита:

[Alex]

Меня больше суммарная задержка интересует, это саб он и так отстает и приходится фронт тормозить. Вносит такое преобразование существенную задержку?

Никогда не мерял, но по идее спдиф большой задержки не должен вносить.

Можно чистилку джиттера применить в виде 4137 или любого другого асрц.

Что можно я как тебе известно, "немножко в курсе" , но у ТС-а вопрос так не стоит.

В качестве ЦФ я собираюсь ставить SM5847, а она спокойно переваривает вариации скважности тактовых импульсов от 40% до 60%, согласно даташита:

DF1700 тоже, да и все другие ЦФ тоже переварят, так что зачем они нагородили тот огрод - ХЕЗ.

[Delta213]

Что можно я как тебе известно, "немножко в курсе" , но у ТС-а вопрос так не стоит.

Offтопик:
А я и не для тебя это нацарапал , может Stratosys прочтет, задумается...

[Alex]

может Stratosys прочтет, задумается...

Зачем ему, он-же Ультрааналог как я понял,терзает. Или 63-ю.
Тут малый джиттер противопоказан, весь кайф начнет уходить
И еще, не дай бог, и до нормальных ЦАПов доберется...

[Meta|_]

Меня больше суммарная задержка интересует

Умозрительно я не могу придумать, для чего там может понадобиться задержка больше чем на один семпл. Ну ок, пусть будет два. Два в передатчике + два в приёмнике, получается даже для 44.1 <100мкс. Реально, думаю, будет в разы меньше.

[Stratosys]

Зачем ему, он-же Ультрааналог как я понял,терзает. Или 63-ю.
Тут малый джиттер противопоказан, весь кайф начнет уходить
И еще, не дай бог, и до нормальных ЦАПов доберется...

Ага, PCM63-ю! С ЦАПами я иду в обратном направлении фана ради. Пройдя многие дельта-сигмы от средних до самых лучших мне захотелось пощупать мультибитники из прошлого. Подвернулся почти даром донор на хорошей платформе, в рабочем состоянии. Сейчас, в стоке, он нормально переваривает 16-бит 44К и 48К. Цель - довести его до 24-бит / 96К рейта (это возможно по отзывам других владельцев), так как периодически разные альбомы или отдельные муз композиции на стриминговых сервисах идут в стандарте High Res, и не хотелось бы, чтобы этот ЦАП выкидывало в процессе прослушивания.

[dortonyan]

Умозрительно я не могу придумать, для чего там может понадобиться задержка больше чем на один семпл. Ну ок, пусть будет два. Два в передатчике + два в приёмнике, получается даже для 44.1 <100мкс. Реально, думаю, будет в разы меньше.

Я бы не был так категоричен.
В SPDIF протоколе данные передаются пачками по несколько семплов. Плюс в рессивере ПЛЛ подстраивается не мгновенно, нужен хотя бы небольшой FIFO буфер, чтобы не сбоило при подстройке частоты.
Поэтому задержка в несколько сотен мкс запросто может быть.

[Stratosys]

Можно чистилку джиттера применить в виде 4137 или любого другого асрц.

Спасибо за идею. Ресемплить в данном ЦАПе не хочу. Цель - воспроизводить с максимально возможной для железа (20-бит) побитовой точностью. А от джиттера я избавиляюсь на стороне источника сигнала, и качественного TOSLINK соединения.

[Alex]

и качественного TOSLINK соединения.

У тослинка джиттер как праивловыше чем у коаксиала.
Хотя конечно, больше он определяется приемником.

Цель - воспроизводить с максимально возможной для железа (20-бит) побитовой точностью

Для какого железа? Спдиф 24 бита передает.