DF2 - Вторая версия DIY ЦФ

[dortonyan]

Итак, обещанный проект нового ЦФ.
Опыт прошлой ветки показал, что вопросы построения ЦФ сводятся к конкретному проекту. Поэтому решил создать отдельную.

Исходная ветка с обсуждением различных реализаций ЦФ здесь.
Ветка про ЦФ DF1 здесь.

С момента публикации прошлой версии ЦФ прокачал скилл по верилогу, поэтому новый ЦФ выполнен проще, и с более сложной арифметикой. В частности добавлены опции шейпера и дополнительного апсемплера, что позволяет выводить данные в том числе на малоразрядные ЦАП, типа AK4499EX.
Получив определенный опыт понял о чем писал Сергей Агеев (на счет реализации умножителей и многовходовых сумматоров на FPGA). Если правильно выбирать длину конвейера, то нет смысла изобретать оригинальную схему умножителя. Компилятор синтезирует лучше.
То же самое касается описания сумматоров: использование многовходовых сумматоров оптимизируется лучше, чем ручная разбивка на двух-входовые.

В отличие от предыдущего проекта, новый делался как заготовка для самостоятельного применения и доработки под свои задачи. Поэтому все режимы досконально не тестировались, и проект выкладывается "как есть" в версии альфа.
В исходниках есть только пара примеров: для FPGA cyclone и lcmxo2.
Описание содержит краткое перечисление основных параметров, а так же инструкцию по самостоятельной сборке проекта и генерации собственных коэф-тов в MatLab.
Картинок много, текста мало. Все как мы любим.
Утилита и ее исходник для автоматизированной конверсии коэф-тов в формат верилога прилагается.
Так же прилагаются матлабовские модели всех каскадов фильтра, архив со сгенерированными коэф-тами фильтров, примененных в проекте и симулинк-модель. Для запуска симулинк-модели нужен матлаб версии r2018b.

- 25.09.2023 - Добавил MatLab модель шейпера в симулинке. На этот раз версии r2013b. В 2018-ом матлабе че-то намудрили со спектроанализатором, и в нем амплитуда сигнала получается зависима от порядка шейпера, или от кратности оверсемплинга.

- 27.09.2023 - Правка шейпера 3-го порядка

Шейпер 3-го порядка в проекте выполнен по схеме:

NTF шейпера на 1кГц сигнале:

Данный шейпер оптимизирован для работы на невысокой частоте семплирования (х16..х32) и с разрядностью данных не менее 7..8 бит.
На работы на более высоких ЧД при меньшей разрядности данных можно упростить коэф-т шейпера, улучшив SNR и сэкономив на логике. Для этого исключается слагаемое Gain3 (по схеме симулинка):

В проекте это слагаемое находится в файле DATA_READ.v:

Данное слагаемое отклоняет значение коэф-та от 3-х, создавая дополнительный полюс на NTF. После упрощения коэф-та NTF шейпера принимает вид классического модулятора 3-го порядка.

Можно также это слагаемое не удалять, а менять его величину (увеличивать сдвиг), двигая тем самым полюс NTF.

[свернуть]

- 28.09.2023 - Отрефакторил модули DATA_READ и SAI_OUTPUT. Поправил описание.
- 05.10.2023 - Поправил DF_CONTROL. Поправил описание.

[eclipsevl]

Offтопик:

максимальная частота 37мегегерц, а корректно работает на 50.

Так он показывает worst case по всем корнерам. Оно может перестать работать на других температурах или если вдруг не повезет с кристаллом.
А какая именно ПЛИС в QFN32 с флешкой внутри? Я искал и не смог найти.

[tomtit]

Все они с флэшкой внутри. Я уже заказал парочку Gw1n-9k в QFN48 на Маузере. А на демо-борде у меня QFN88.

---------- Сообщение добавлено 10:14 ---------- Предыдущее сообщение было 08:15 ----------

Offтопик:

Это не у говина скоростной софт, а у ксайлинса тормозной.
У латтиса и альтеры сборка тоже довольно быстрая. Хотя конечно зависит от серии и объема выбранной FPGA.

Ха-ха, был у Латтиса,
Недавно пришлось пересобрать старый проект на их новом Radiant. Возмутительное отставание от Xilinx по тормознутости сложности и размеру успешно преодолено. Так держать! И результат синтеза похуже, чем на устаревшем IceCube.

[dortonyan]

Недавно пришлось пересобрать старый проект на их новом Radiant. Возмутительное отставание от Xilinx по тормознутости сложности и размеру успешно преодолено. Так держать! И результат синтеза похуже, чем на устаревшем IceCube.

Не знаю. Я собирал в радианте под crosslink-nx - отлично все синтезируется. По крайней мере раз в 10 быстрее, чем у ксайлинкса под XC3S200.
И по ресурсам получается отлично, примерно как у альтеровских циклонов.
Ну и расход ресурсов больше зависит не от IDE, а от серии логики. Например в дешевых ICE-40 (как, кстати, и у говина) расход ресурсов всегда повышенный, видимо из-за урезанных шин трассировки логики ("бесплатных пирожен не бывает").

[Termik]

Крутая тема и очень интересная, но как бы снизить порог вхождения для сильно менее опытных?
Думаю может начать с переходника под 28-пиновый дип? для замены типовых ЦФ вроде 5842.
Какой выбрать чип наиболее доступный и достаточный для этой затеи?

[Turbo_man]

Наверно Gowin можно взять.

[dortonyan]

Да, из доступного сейчас в мелких корпусах наверное только говин.
Но я бы сразу делал свою плату на циклоне EP1C3T100. Программатор альтеровский самый дешевый, удобное простое и доступное IDE. В сети куча примеров по работе в квартусе.
Флешку для циклона можно брать виндбоновскую, вместо альтеровских нормально подходит, проверено.

[aleev]

Коллеги, все-таки, чтобы упростить вход в тему - выложите пожалуйста проект для tang nano 9k.

[Михаил45]

В шапке есть исходники. Установи GOWIN EDA и работай.

[dortonyan]

Коллеги, все-таки, чтобы упростить вход в тему - выложите пожалуйста проект для tang nano 9k.

В любых IDE создание проекта примерно одинаково: file->new project и дальше заполняем формы (выбираем директорию проекта, нужную плисину и исходники).
Все верилоговские файлы нужно скопировать в директорию нового проекта. Основным исходным файлом проекта выбирать DF2_CYCLONE_EXAMPLE.v (можно переименовать). Верхним по иерархии модулем выбрать "DF2".
Дальше сборка, назначение пинов, компиляция и прошивка.

[aleev]

Это понятно - конкретно на tang nano 9k (GW1NR-LV9K) в сводке таймингов на мастер-клок ругается, т.к. его не может поднять выше 9МГц с копьями. Немного позже заскриншотю

[dortonyan]

Странно конечно. Где-то что-то хреново собирается.
Нужно:
1. Смотреть репорт: между какими именно регистрами максимальная задержка. И какой вообще расход ресурсов, может что-то в коде поломали и не собирается как надо.
2. Смотреть настройки портов. Проверить, чтобы мастерклок включался на пин с ф-ей глобал-клока.
3. Смотреть настройки синтеза и маппинга. Хотя, конечно у говина настроек мало, особо ничего не "покрутить".
Ну и проект лучше для начала урезать - задать настройки константами по максимуму.

[aleev]

Это "чистый" проект, где в df2.v переименован конфиг под латтис.
Дал возможность компилятору самому распределить выводы.

[dortonyan]

Возможно блоки умножения не подключились, пытается собрать на ячейках и получается хрень. Надо смотреть настройки синтезатора, вдруг поиск выделенных ресурсов не активен.
А без латтисовского конфига не пробовали?

Откопал в закромах проект DF2, собранный под говиновскую FPGA. Под какую именно и как собрался - не помню, IDE не установлено.

[aleev]

Спасибо! Сейчас попробую.

---------- Сообщение добавлено 20:46 ---------- Предыдущее сообщение было 20:37 ----------

Возможно блоки умножения не подключились, пытается собрать на ячейках и получается хрень.

Это пока "чистый" проект:

---------- Сообщение добавлено 21:10 ---------- Предыдущее сообщение было 20:46 ----------

Спасибо! Сейчас попробую.

---------- Сообщение добавлено 20:46 ---------- Предыдущее сообщение было 20:37 ----------



Это пока "чистый" проект:

С проектом, который выше в архиве - лучше.

[dortonyan]

Лучше, но мод латтиса наверное не надо использовать. С ним IDE куда-то кучу умножителей навставляло.
Или дальше кастомно "допиливать" под говин: заменять в комбинаторной логике операнды "*" другими логическими выражениями, чтобы IDE абы куда DSP блоки не включало.
В общем для начала я бы попробовал закомментить дефайн латтиса.
А что с частотой в моем проекте, 40..50 МГц есть?

[aleev]

Лучше, но мод латтиса наверное не надо использовать. С ним IDE куда-то кучу умножителей навставляло.
Или дальше кастомно "допиливать" под говин: заменять в комбинаторной логике операнды "*" другими логическими выражениями, чтобы IDE абы куда DSP блоки не включало.
В общем для начала я бы попробовал закомментить дефайн латтиса.
А что с частотой в моем проекте, 40..50 МГц есть?

39МГц...
Собрал для GW5A - там еще больше умножителей.

Буду пробовать завтра. Спрошу, если что. Спасибо, Алексей!

[Михаил45]

Буду пробовать завтра.

Ну как, победил, как успехи? У меня постоянно 1 умножитель терялся, поискал и оставил говин - много руками допиливать.

[aleev]

как успехи?

Увы, в больницу загремел... Теперь на праздниках буду ковырять ))

[Михаил45]

Увы, в больницу загремел...

Поправляйся! тогда попробую еще раз к снаряду подойти - импортировать проект из квартус, говин некоторые файлы жует.

[dortonyan]

В принципе, куда компилятор расходует лишние умножители не важно. Главное чтобы их хватало для мака.
Для данного проекта на MAC должно расходоваться 4 блока 18х18, или 16 блоков 9х9.