LYNX D29

[KNLL]

Подравлем Дмитрия с новой и очень удачной конструкцией!

LYNX D29

в этой веточке организуем обсуждение

[frezer]

frezer, cудя по даташиту (стр. 492 Timing Chart 3-4), CDX2500Q в режиме "48bit normal speed" фиксирует DATA по подъему BCK - с этим нюансом все ок?

Да кто же его знает, когда он данные фиксирует? Для этого надо что то "постоянное" подавать. Но ведь родной ЦАП CDX2500Q понимал нормально!

[Ромыч]

Может всетаки 74HC14 поставить,чтобы фронты выравнивала? Насколько я помню, Дмитрий, вы говорили, что плис к этому чуствительна, а у 2500 по моей памяти как раз с этим не очень, да и на выходах ее наверняка резисторы не 50 ом, а все 220 или 470.

---------- Добавлено в 09:32 ---------- Предыдущее сообщение в 09:30 ----------

Не сбрасывается может быть.

Можно было бы во время работы сбросить принудительно разок, но это будет откровенно проблемно на данной плате.

[Kompros]

Но ведь родной ЦАП CDX2500Q понимал нормально!

В общем случае, одно другому не противоречит.

Судя по этому:

Если джамперами на плате L29 выставить 48 бит и RJ формат, на выходе ЦАП – тишина. На выходе ПЛИС идут сигналы LRCK, BCK а Data – нет. Если установит режим 64 бит – шум как в приемнике без передающей станции. Если еще добавить I2S формат, то появляется очень громкая музыка с не очень большими перегрузками.

ПЛИСина отрабатывает входную сетку LRCK/BCK нормально, а вот с DATA что-то не так. И это "не так" вполне укладывается в нестыковку фиксации DATA относительно фронтов BCK.
Так, если ПЛИС читает DATA по спаду BCK (а не по подъему, как отдает CDX2500Q), то, скорее всего и будет описанная frezerом ситуация, т.к. по спаду BCK будет читаться "0".
Может помочь инвертирование сигнала BCK, подаваемого на ПЛИС.

[Andrey Orloff]

Можно еще попробовать медный экран на ПЛИС сверху прицепить, "заземлив" его на минус питания ПЛИС. В своем ЦАП только так удалось сбои ПЛИС победить..

[frezer]

В общем случае, одно другому не противоречит.

Судя по этому:

ПЛИСина отрабатывает входную сетку LRCK/BCK нормально, а вот с DATA что-то не так. И это "не так" вполне укладывается в нестыковку фиксации DATA относительно фронтов BCK.
Так, если ПЛИС читает DATA по спаду BCK (а не по подъему, как отдает CDX2500Q), то, скорее всего и будет описанная frezerом ситуация, т.к. по спаду BCK будет читаться "0".
Может помочь инвертирование сигнала BCK, подаваемого на ПЛИС.

Обсуждать неправильность чтения ПЛИС здесь наверное неуместно, так как это дело разработчика. Нам доступен анализ только "моих" ляпов.
Если данные идут, но неправильно синхронизированы, то что-то будет, но не правильно. А в стандартном режиме 48 бит + RJ - абсолютная тишина. А в режиме 64 бит+I2S - звук "почти нормальный", вот что смущает.
Ну вроде объявился Сергей из Королева с L29, согласовываем время встречи.

[Ромыч]

Похоже, обсуждение лучше прекратить до проведения эксперимента - раз уж есть желающий с его осуществлением помочь.

[Kompros]

frezer
В каком месте (на выходе CXD2500Q или на входе ПЛИС) сняты осцилограммы?
Есть осцилограммы, где одновременно BCK и DATA ?

ЗЫ В постах выше я CDX/CXD попутал, извиняйте если что.

[Wired]

по осциллогаммам, похоже, BCLK инвертировать надо.

[frezer]

frezer
В каком месте (на выходе CXD2500Q или на входе ПЛИС) сняты осцилограммы?
Есть осцилограммы, где одновременно BCK и DATA ?

ЗЫ В постах выше я CDX/CXD попутал, извиняйте если что.

Это осциллограммы на входе ПЛИС, то есть с инверсией. На выходе сервоплаты другие с заваленными фронтами. Данные снять тяжело, они меняются. Но они в правых частях полупериодов LRCK.
Договорился с Сергеем, в субботу вечером проверим кто виноват, а что делать будем решать потом.

[Kompros]

Данные снять тяжело, они меняются.

В данном случае интересует лишь соотношение фронтов BCK и DATA, а это будет видно (косвенно можно судить по соотношению фронтов LRCK и DATA - они должны совпасть).
Если на входе ПЛИС спад BCK приходится на фронт DATA, то, судя по всему, это и есть проблема, которую придется решать.

[Lynx]

Нет смысла рассуждать о том, что должно быть на входе ПЛИС, не зная, каким образом функционирует проект. Как раз все сигналы, показанные на осциллограммах совершенно правильные. К слову, также не имеет смысла смотреть сигналы на входах самой ПЛИС, поскольку она заведомо сопряжена с инверторами на входе устройства и работает только с ними, а не отдельно в вакууме.

Offтопик:
Удивляет, что на вполне конкретный вопрос, заданный две страницы назад именно по делу ответил только один человек, да и то в частном порядке...

[Kompros]

Как раз все сигналы, показанные на осциллограммах совершенно правильные.

Дык, frezer это уже прояснил.

К слову, также не имеет смысла смотреть сигналы на входах самой ПЛИС, поскольку она заведомо сопряжена с инверторами на входе устройства и работает только с ними, а не отдельно в вакууме.

Именно потому, что ПЛИС работает не отдельно в вакууме, следует убедиться, что на вход ПЛИС данные подаются корректно (собственно, не обязательно на входе ПЛИС, но не видя конкретной платы и с учетом выложенных осцилограмм, вход ПЛИС - самое оно).
Если на входе ПЛИС данные не корректны (я о соотношении фронтов BCK и DATA), то это объясняет симптомы и копать нужно в сторону источника (CXD2500Q), а уж что там, frezerу на месте виднее.

[Lynx]

Коллега, ЧТО подается на ПЛИС совершенно не имеет значения, поскольку зависит исключительно от того, как написан проект. И сигналы на входах ПЛИС имеют практическую ценность, равную нулю без информации о проекте. Входные же сигналы ЦАП абсолютно стандартны.
А по поводу корректности - там всё абсолютно правильно. Взгляните на схему ЦАП и вопрос об инвертированности фронтов/спадов отпадет сам собой...

[Kompros]

Взгляните на схему ЦАП и вопрос об инвертированности фронтов/спадов отпадет сам собой...

Не, не про инвертированность речь, но об соотношении фронтов между BCK и DATA по временной шкале (типа гонки фронтов).
Описанная frezerом ситуация, когда на выходе ПЛИС идут сигналы LRCK, BCK а Data – нет (вкупе с тем, что если еще добавить I2S формат, то появляется очень громкая музыка), может иметь место быть в случае, если DATA приходит на ПЛИС не вовремя и корректно работающая ПЛИС по соответствующему фронту BCK видит на DATA только/всегда нули, которые честно отдает на выход.
Отчасти, это подтверждается приведенными осцилограмми, исключающими проблемы c LRCK/BCK и остается невыясненным, что именно приходит на вход ПЛИС по DATA в момент соответствующего фронта BCK.
Если по DATA в этот момент присутствует фронт, то, ИМХО, это объясняет ситуацию, но не указывает, что именно (багофича CXD2500Q, нечто неозвученное на пути от CXD до ПЛИС или некая банальность) тому причиной.
Если осц под рукой, то проверить версию много времени не составит.

[Lynx]

Еще раз повторюсь - никакой ситуации типа "гонки фронтов " там нет принципиально. Перепады BCK (неважно, фронты или спады) приходят на устройство в нужное время = то есть посредине интервала DATА. Единственное, что имеет смысл посмотреть - это размещение битов данных - нет ли у них сдвига. Кроме того уже совершенно непонятно, почему работа/неработа связана с установкой кратности интерполяции для 1853 - это не имеет отношение ни к каким процессам в схеме самого устройства. В очередной раз скажу, что совершенно не имеет смысла смотреть, что приходит на ПЛИС, тем более, с учетом того, что плата проверялась во всех допустимых режимах. Нужно смотреть, что приходит на вход устройства. Сама идея просмотра внутрисхемных сигналов и создания на их основе каких-то выводов в данном случае бессмысленна.

[Kompros]

Единственное, что имеет смысл посмотреть - это размещение битов данных - нет ли у них сдвига.

На что я и указываю.
А с учетом крутых фронтов (на осцилограммах видно, как фронты изменились до и после DD4), "сдвиг" будет критичен в случае совпадения фронтов (по сути, гонка фронтов и есть) - любого (подъем или спад) по DATA и сигнального/значащего по BCK (в конкретном случае - спадающий фронт на входе ПЛИС).

Кроме того уже совершенно непонятно, почему работа/неработа связана с установкой кратности интерполяции для 1853 - это не имеет отношение ни к каким процессам в схеме самого устройства.

Действительно, интересный момент.

В очередной раз скажу, что совершенно не имеет смысла смотреть, что приходит на ПЛИС, тем более, с учетом того, что плата проверялась во всех допустимых режимах. Нужно смотреть, что приходит на вход устройства. Сама идея просмотра внутрисхемных сигналов и создания на их основе каких-то выводов в данном случае бессмысленна.

На мой взгляд, в данной конкретной ситуации смотреть стОит именно на входе ПЛИС, дабы не гадать по треугольникам до DD4.
Я бы глянул на соответствующих резиках интересующих шин между DD4 и ПЛИС.

[frezer]

ЦАП заработал. Установил его в отдельный корпус. Заменил 74нс04 на 74нс14, уменьшил емкость до 10 мкФ у 8 вывода AD586 (по рекомендации Дмитрия). Длина кабеля от серво 38см, без развязки.

[OlegN]

ЦАП заработал. Установил его в отдельный корпус. Заменил 74нс04 на 74нс14, уменьшил емкость до 10 мкФ у 8 вывода AD586 (по рекомендации Дмитрия). Длина кабеля от серво 38см, без развязки.

Offтопик:
Всем спасибо, все свободны надо было добавить

[Wizard]

frezer, замена 74hc04 и уменьшение емкости помогло, или что то еще было?

[frezer]

Offтопик:
Всем спасибо, все свободны надо было добавить

Всем, действительно СПАСИБО!!! Особенно P.S.L!