ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[dortonyan]

Понял, спасибо!
А это для любых TDA1541, или только с индексом А?

Владимир, подскажи еще: в I2S режиме х8 запустить можно?

[Turbo_man]

При мьюте на LE единица на 16м битклоке, а на обоих DATA единица на 1м битклоке.

---------- Сообщение добавлено 18:22 ---------- Предыдущее сообщение было 18:19 ----------

У меня только какие-то без А и без логотипа Филипса, но с маркировкой краской R1. Но по всему это как вариант с А. Покупал в США когда-то.


---------- Сообщение добавлено 18:30 ---------- Предыдущее сообщение было 18:22 ----------

В I2S режиме не получится х8, даже х4 только при 32-х битклоках на фрейм. Если битклоков 64 на фрейм, то максимум х2.

[dortonyan]

Владимир, понял, еще раз спасибо.

[Turbo_man]

Не за что. Успеха.

---------- Сообщение добавлено 18:40 ---------- Предыдущее сообщение было 18:37 ----------

Если сделать конвейер из 2-х штук TDA1541 в режиме I2S, то будет х8 (каждая тдашка в режиме х4 со сдвигом на пол периода LRCK). Так сделано в CXD1244S и CXD1144P.

[Stratosys]

1. Плата заработала сразу, из коробки, как есть. Это уже, я считаю, что хорошо.
2. Звук в стоковом виде - как в песне Бьянки с одноимённым названием " Звук Г ".
Прогрев в несколько часов улучшений не дал.
3. Была нарисована схема, прямо с устройства ЦАП, чтобы иметь понятие, как и что дорабатывать и что там китайские друзья
сконструировали.
Схему приведу здесь. Вдруг кому то ещё пригодится.

Хотел выразить благодарность товарищу nerv за вырисованную схему платы! Мне это очень помогло в разработке своего адаптера на AK4118 -> CS8412. Даташит на чип есть, а вот толковых схем включения в сети очень мало. Тут же, каждый пин прорисован от начала и до конца, что здорово помогло доработать мою схему по образу.

[Alex]

Даташит на чип есть, а вот толковых схем включения в сети очень мало.

Так даташита более чем достаточно, чтобы нарисовать схему для таких доволно простых чипов.

[Stratosys]

Даташит на этот чип достаточно подробный, но не раскрывает некоторых нюансов использования в реальных режимах. Вроде-бы каждый "ввод-вывод" описан подробно, а как они взаимодействую вместе - не раскрыто. Тут же, товарищ привел принципиальную схему (которая, по-моему мнению, очень достоверная) и сообщил, что эта схема работает при первом включении. Это то, что я и искал!

---------- Сообщение добавлено 18.05.2025 в 00:12 ---------- Предыдущее сообщение было 17.05.2025 в 01:54 ----------

Коллеги, прошу помощи зала! Второй день верчу схему одного классического ЦАПа, в которой наворотили схему в цепи мастер-клока между SPDIF приёмником (CS8412) и цифровым фильтром с оверсемплингом (DF1700):

Изначальной ЦАП был сделан под Audio CD стандарт, и расчитан был только на 16-бит 44.1 кГц и 48 кГц частоты сэмплов. В SPDIF приёмнике был выбран режим 256fs, что давало на его выходе частоты мастер-клока в 11,289 МГц и 12,288 МГц соответственно. Затем (для чего?) они включили схему из логических элементов ИЛИ и сдвоенного Д-триггера для подготовки сигнала мастер-клока для последующего цифрового фильтра с оверсэмплингом (выбран режим 8x) DF1700.

В-общем, мой анализ этой логической схемы в цепи мастер-клока показал, что она явлется делителим частоты на 2, с ограничением по частоте входного сигнала из-за наличия RC цепи на тактовом входе второго триггера, в инверсном включении, в цепи сброса первого триггера. Второй триггер ещё имеет разрешающий сигнал от цепи синхронизации ФАПЧ (Locked) SPDIF приёмника, но она обычно стоит в единичном состоянии в случае нормального сигнала, так что можно считать, что разрешение для второго триггера есть всегда.

Проблема с этой логической цепью в том, что она не пропускает мастер-клок для 96 кГц сэмплированного сигнала, в случае замены SPDIF приёмника на более современные варианты, типа CS8414, CS8416, AK4118, WM8804. Эти приёмники в режиме 256fs выдают мастер-клок 24,576 МГц, которые срезается этой RC цепочкой, и триггеры не пропускают сигнал дальше на (обновлённые) цифровые фильтры типа DF1704, DF1706, SM8547.

Cегодня я сделал LTSpice симуляцию этой логической цепи, с частотной выборкой от 1 МГц до 25 МГц. Этот делитель частоты теряет нормальный выход выше 19 МГц входного сигнала (частота сэмплирования 74~75 кГц). Я посмотрел даташит DF1700, и в нём указано, что максимальная частота мастер-клока для режима 256fs составляет 13 МГц.

Эти ЦАПо-строители включили всю эту цепочку для ограничения максимальной частоты мастер-клока для последеющих цепей?

Например, DF1704 и SM5847 нормально работают с частотами мастер-клока в 37+ МГц. Мне столько не нужно, потому что микросхемы ЦАПов (PCM63) ограничены частотой в 25 МГц, соответственно моя цель 96 кГц и 256fs режим.

[dortonyan]

Например, DF1704 и SM5847 нормально работают с частотами мастер-клока в 37+ МГц. Мне столько не нужно, потому что микросхемы ЦАПов (PCM63) ограниченый частотой в 25 МГц, соответственно моя цель 96 кГц и 256fs режим.

Если ЦФ тактируется частотой 37МГц, это не значит, что у него такая же частота будет на выходе. Смотрите ДШ.

[eclipsevl]

Хочу попробовать прикрутить 1541 на выход пика, а там тайминги LE сигнала можно формировать только кратно биту данных.
Т.е. для режима х8 оверсемплинга получается два варианта:
1. Сформировать фрейм длинной 32 бита (Fbck = 384кГц*32) и LE - 16 бит в нуле, 16 - в единице.
2. Сформировать фрейм 16 бит (Fbck = 384кГц*16) и LE - 15 бит в нуле, 1 бит в единице.
Можно ли запустить тда-шку хотя бы в одном из этих вариантов?

Оба варианта будут работать, в приложении что у меня удалось сделать на пике.
16 бит/фрейм предпочтительнее, так можно выводить на TDA 384кГц.

[Alex]

Даташит на этот чип достаточно подробный, но не раскрывает некоторых нюансов использования в реальных режимах.

Это на какой, на 4118 или на 8412?
Все они раскрывают.

Затем (для чего?) они включили схему из логических элементов ИЛИ и сдвоенного Д-триггера для подготовки сигнала мастер-клока

По моему, они поменяли длительность импульсов.

Второй триггер ещё имеет разрешающие сигнал от цепи синхронизации ФАПЧ (Locked) SPDIF приёмника, но она обычно стоит в единичном состоянии в случае нормального сигнала, так что можно считать, что разрешение для второго триггера есть всегда.

Они затыкают клок на ЦФ в режиме "мьют".

[Turbo_man]

что у меня удалось сделать на пике.

А ничего, что данные и LE меняются по переднему фронту BCK (наверно, лучше инвертировать)?

---------- Сообщение добавлено 17:12 ---------- Предыдущее сообщение было 17:09 ----------

так можно выводить на TDA 384кГц.

И 705...768кГц тоже (16Fs).

[dortonyan]

Оба варианта будут работать, в приложении что у меня удалось сделать на пике.
16 бит/фрейм предпочтительнее, так можно выводить на TDA 384кГц.

Т.е. уже опробован вывод с пика на 1541 в режиме simultaneous с 16-битным фреймом?

А ничего, что данные и LE меняются по переднему фронту BCK (наверно, лучше инвертировать)?

В пике можно задавать полярность клока, поменять, если что - не проблема.

И 705...768кГц тоже (16Fs).

А вы как-то писали, что 1541 вытянула только 705, на 768 уже начало заикаться. Или там было больше 16-ти бит на фрейм?

[tomtit]

Т.е. уже опробован вывод с пика на 1541 в режиме simultaneous с 16-битным фреймом?

В пике можно задавать полярность клока, поменять, если что - не проблема.

А вы как-то писали, что 1541 вытянула только 705, на 768 уже начало заикаться. Или там было больше 16-ти бит на фрейм?

А какой смысл заниматься с 1541? Если только на заказ за большие деньги.
Звук у неё ниже всех ожиданий, никуда не годится, измерения тоже плохие.
У меня работала на х8 и х12 без проблем, причём не зависело от буквы и корон.
Что интересно, звук различался при перетыкании микросхем даже из одной партии.
Лучшая и по звуку и по измерениям была без буквы «А» и без короны.
Жрет электричество, как свинья - помои.

[Turbo_man]

dortonyan, это когда битклоков было более 16. У тебя в DF1 можно было так задавать частоту битклока. Типа 1024фс/3.
А с 16-ю битклоками непрерывно работает без проблем.

[eclipsevl]

А ничего, что данные и LE меняются по переднему фронту BCK (наверно, лучше инвертировать)?

Да, действительно, надо перепроверить что в релизнутой прошивке. Спасибо!

Т.е. уже опробован вывод с пика на 1541 в режиме simultaneous с 16-битным фреймом?

Да, уже "в поле". Даже измерения делал проверить что LSB корректно защелкивается - все ок.

[dortonyan]

Да, уже "в поле". Даже измерения делал проверить что LSB корректно защелкивается - все ок.

dortonyan, это когда битклоков было более 16. У тебя в DF1 можно было так задавать частоту битклока. Типа 1024фс/3.
А с 16-ю битклоками непрерывно работает без проблем.

Понял, спасибо.

А какой смысл заниматься с 1541?

Ну вообще говоря собирать буду не я. Я участвую в проекте из любопытства.
Понятно, что это ЦАП не для референса. Но как любительский девайс со своим жанровым звуком - почему нет?

[Stratosys]

Это на какой, на 4118 или на 8412?
Все они раскрывают.

Спасибо. С этими уже разобрался.

Они затыкают клок на ЦФ в режиме "мьют".

Да, верно. С этим проблем нет тоже.

По моему, они поменяли длительность импульсов.

А вот с этой цепью есть проблема.

Вот так показывает в симуляторе сигналы на входе, RC цепи, и на выходе.
Для частоты сэмплирования 44.1 кГц (11.289 МГц клок).


А вот так, для частоты сэмплирования 96 кГц (24.576 МГц клок).


На взгляд, в первом случае импульсы имеют равную (50%) скважность, и частоту на выходе в 2 раза ниже чем на входе.
А во втором случае, скважность на выходе (и RC цепи) не равная, и частота на выходе в ~3 раза ниже чем на входе.

[Alex]

А во втором случае,

А нет подозрения, что в той антикварности вообще расчитывали играть только 44.1?

[Stratosys]

А нет подозрения, что в той антикварности вообще расчитывали играть только 44.1?

В инструкции к нему от 1993 года сказано: "Each unit*s master clock duty cycle is individually computer-calibrated to insure the highest accuracy".

Там параллельно резистору 1 КОм включён ещё один со звёздочкой (настраиваемый номинал), и он тоже установлен на плате. Надо будет посмотреть его номинал, и пересчитать частоту фильтра.

То есть у них сложилось мнение, что мастер клок на выходе CS8412 недостаточно чистый, и они намудрили вот эту схему для регенерации скважности импульсов мастер клока?

И их заметка об индивидуальной калибровке, возможно, подтверждает вашу гипотезу о том, что устройство калибровалось на частоту сэмплирования 44.1 КГц.

[Alex]

То есть у них сложилось мнение, что мастер клок на выходе CS8412 недостаточно чистый, и они намудрили вот эту схему для регенерации скважности импульсов мастер клока?

Эт врядли. Регенерация чем, самим собой? Обычно в таких случаях используют дополнителеьный, более качественный источник тактовой.