ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[Delta213]

Мультиплексоры вроде бы не хорошо

Чем? Тем что джиттер добавит? Ну так вся логика добавляет, а изоляторы добавляют вообще прилично. Если использовать 1g157 то норм, надо только три сигнала коммутировать, мастерклок всем напрямую. Мультиплексор еще можно на шиннике 244 сделать, да даже на тех-же изоляторах, все равно их ставить надо, тут только вопрос цены.

i2S LVDS через HDMI используют все чаще

Но там обратной синхронизации не будет, не интересно.

---------- Сообщение добавлено 06:53 ---------- Предыдущее сообщение было 06:29 ----------

Переход в хранения должен выполняться чуть раньше (или одновременно) с фронтом lacth преобразования, а заканчиваться как можно позднее, зависит от ЦАП и от частоты семплирования. На вскидку хранение делается от 0,5 до 0,8 периода семплирования.

Смотрю ДШ на 5847, там получается что ключ отпирается за два такта до латч, а запирается за один. Извел я все свои ЦФ, теперь посмотреть негде


зы
На 5842 еще нагляднее, так и сделать?

[Alex]

Если использовать 1g157 то норм, надо только три сигнала коммутировать, мастерклок всем напрямую.

Угу.
74LVC157APWR стоит в ATDAC-96.

Мультиплексор еще можно на шиннике 244 сделать, да даже на тех-же изоляторах, все равно их ставить надо,

Не у всех изляторов есть выход с 3-м состоянием, а у тез что есть - меньше линий чем у тех что нету. И еслилиний впритык, то дешевле и проще поставить один изолятор + шинник, чем два изолятора.
У меня в USB-интерфейсе xV (и ЦАПах 10 и 12 серий) стоит изолятор+шинник и еще оптроны на медленные сигналы.

[petersam]

не встречал такой реализации в одном чипе

SN65LVDT14/SN65LVDT41 не подойдут?

[Alex]

, а как нам три дифф. линии получить и одну отправить, не встречал такой реализации в одном чипе, разве что отдельно делать.

Отдельно не проблема, я в 15-м поставил DS90LV048A на ввод WCLK,BCLK, SDATA, и двунаправленный SN65MLVD200A на MCLK, что дает возможность работать как со входом так и с выходом (если он выход, то отдельно через оптрон идет сигнал сетки, 44/48).

[Termik]

SN65LVDT14/SN65LVDT41 не подойдут?

Может и подойдут, но будем ограничены связкой этой серии, а сейчас массовые производители все чаще добавляют LVDS выход в свои устройства, как раз в основном на основе DS90LV047A.
у Алекса вроде бы вполне не плохое решение, по крайней мере весьма универсальное. Но нужна ли ЦАПу возможность быть источником, в каких ситуациях это оправданно?
С другой стороны, преобразования добавляют Джиттер, надо ли МастерКлок преобразовывать, может лучше просто качественно его передать простым методом отдельно? А то получается боремся за качественное тактирование источника и одновременно портим его преобразованиями.

[Delta213]

Можно то что не имеет синхронизации пустить через асрц, я у себя так сделал. С спдифа идет на ак4137, сама 4137 тактируется от цапа и все что принимает конвертит в 192/24, когда вм8805 спдиф поток принимает, она переключает генератор на 48 сетку и отрубает через мультиплексор аманеро, всё в автомате.

[Termik]

Ну это вроде как классическое решение, приемник SPdif + ASRC. Я же интересовался в контекте темы кастомного ЦФ для подачи данных с LVDS приемника i2s на ПЛИС, там наверное все проще и можно подать дифф линии напрямую(только нужно обработчик написать)?

[Alex]

Но нужна ли ЦАПу возможность быть источником, в каких ситуациях это оправданно?

Когда источник сигнала допускает внешнюю синхронизацию (например с одноплатников), при этом на джиттер передаваемого в него мастерклока наплевать. А на остальные сигналы ИЗ источника, тем более.

[Delta213]

только нужно обработчик написать

Я не пойму, а какая разница, если и2с идет через лвдс, ну идет, на выходе все равно получаем и2с. Вот только без синхронизации, и тут три варианта, или асрц, или фифо буфер, или забить на качество.

[dortonyan]

Ключ ведь можно и после и/у врезать, не вижу разницы.

И что это получится?
Смотрите схему интегрирующего УВХ.

Смотрю ДШ на 5847, там получается что ключ отпирается за два такта до латч, а запирается за один. Извел я все свои ЦФ, теперь посмотреть негде


зы
На 5842 еще нагляднее, так и сделать?

Можно и так, но два такта запаса многовато. Это видимо делается с учетом возможного реклока сигнала деглитчера.
Одного такта BCK запаса будет достаточно. И время хранения лучше сделать побольше, не 16 а 20..24 такта (из 32-х).

Хорошо, какие требования нужны от платы? Что она должна уметь чтобы ее можно было прошить?

Для ЦФ ничего особенного не требуется, любая FPGA на несколько к ячеек.
Тактовый вход только желательно чтобы был заведен на пин с функцией "global clk".

[Soundman84]

Для ЦФ ничего особенного не требуется, любая FPGA на несколько к ячеек.
Тактовый вход только желательно чтобы был заведен на пин с функцией "global clk".

Не совсем понятно насчет глобала, но смысл уловил!

[stratov]

Не совсем понятно насчет глобала, но смысл уловил!

Да тут как минимум хотя бы sm5842+какой нибудь 20 битный параллельный цап, да ток напряжение на оу хорошо спроектированный, далее фнч 3 мин порядка, и обязательно применить разводку сигнальных земель, Дартантян много на эту тему рассказывал, очень достойно. И оно и без деглитчера уже запоет, ну а потом уже понятно можно улучшить и дг, и т д

[Soundman84]

stratov,