PCM1794 отключаем цф BYPAS MONO

[Protos8622]

добрый день!
тема будет состоять из вариантов,как можно разделить дату правого и левого каналов в две дата L дата R на цапы PCM1794 с отключенным цф в режим BYPAS MONO!
необходим какой нибудь делитель (не цф) Кто нибудь заморачивался в таким режимом включения данного цап?

[putin]

Putin, подскажи ты в этой каше варился уже наверняка сталкивался с такой проблемой!!!) Да не было у putina такой проблемы, заработало без особых напрягов)))))

[Protos8622]

Спасибо за помощь, сегодня заработало нормально! Но проектик бы на плисине не помешал бы, надеюсь Вы человек слова и все таки поделитесь как и обещали!?

[Protos8622]

Подскажите мне пожалуйста , как мне правильно включить два цапа в один канал?
Если я по схеме вложенной скоммуьирую аналоговый выход , клок спрараллелю а даты подам через регистр смещения на право и лево как сделал Putin , будет работать у меня все правильно?

---------- Сообщение добавлено 17.12.2015 в 16.28 ---------- Предыдущее сообщение было 16.12.2015 в 21.12 ----------

что ни кто не подскажет?

[Denisius]

Уже подсказывал https://forum.vegalab.ru/showthread....=1#post2141028
Нужно получить инвертированный и не инвертированный сигнал дата (sdata0 , sdata1) для каждого канала.

[Protos8622]

Уже подсказывал https://forum.vegalab.ru/showthread....=1#post2141028
Нужно получить инвертированный и не инвертированный сигнал дата (sdata0 , sdata1) для каждого канала.

Я не совсем понимаю как это реализовать схемотехнически.приведенная мною схема регистров с этим справится или нет, просто пока Путин поделится своей задумкой с плис я уже состряпал плату в которую заложил регистры 74vhc164mx и соответственно на коленках реализовал макетку с этими регистрами и проверил на своих платах моно с одним цапом, работает нормально, а теперь задаю вопрос будет ли эта схема работать с двумя спараллелеными цапами или нужно ещё что то реализовать? Если есть возможность объясните подробнее или поделитесь точной рабочей схемой!

[Denisius]

Нет, ваша схема этого не может. Я сказал вам как сделать так чтоб смогла, более того я бы "отреклочил" на флип-флопах и сигналы битклока с эфсинк. Есть данные, что это крайне, крайне полезно при использовании 1794 и иже с ним. Посмотрите у NXP и TI соответствующие м/с для реклока и получения инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала. И не требуйте схему! Посмотрите схемы АДВ и иных авторов, поймите как работает реклок на флип-флопах, найдите флип-флоп с инверсным и не инверсным выходом. Понять самому - безценно.

[Protos8622]

Нет, ваша схема этого не может. Я сказал вам как сделать так чтоб смогла, более того я бы "отреклочил" на флип-флопах и сигналы битклока с эфсинк. Есть данные, что это крайне, крайне полезно при использовании 1794 и иже с ним. Посмотрите у NXP и TI соответствующие м/с для реклока и получения инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала. И не требуйте схему! Посмотрите схемы АДВ и иных авторов, поймите как работает реклок на флип-флопах, найдите флип-флоп с инверсным и не инверсным выходом. Понять самому - безценно.

Спасибо Вам за подсказки большое!Я просто не так давно занимаюсь электроникой и многого не понимаю но стараюсь быстро учиться,Вы бы хотябы мне рассказали какие м/с для этого подойдут?

[Denisius]

Получение инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала и их пресинхронизация (реклок):
http://www.nxp.com/products/discrete...igger:74LVC74A
Пресинхронизация (реклок) остальных сигналов каждого канала:
http://www.nxp.com/products/discrete...gger:74LVC1G79

[Protos8622]

Получение инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала и их пресинхронизация (реклок):
http://www.nxp.com/products/discrete...igger:74LVC74A
Пресинхронизация (реклок) остальных сигналов каждого канала:
http://www.nxp.com/products/discrete...gger:74LVC1G79

хорошо,теперь необходимо продумать схему коммутации этих мс на каждый из цапов!
поможете?я сейсас попробую нарисовать эту схему,на сколько я понимаю мне необходимо по одной такой мс на каждый цап,прально?

---------- Сообщение добавлено 13.43 ---------- Предыдущее сообщение было 13.16 ----------

на сколько я понимаю это получается так?

---------- Сообщение добавлено 13.43 ---------- Предыдущее сообщение было 13.43 ----------

??

[Denisius]

Да, только "ноги" логики не должны "висеть в воздухе". Рисуйте полную схему.
И еще The 74LVC74A is a dual edge triggered D-type flip-flop то есть один корпус содержит два триггера, соответственно одного корпуса будет достаточно для получения инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала и их пресинхронизация (реклок).
74LVC1G79 это один триггер соответственно пара корпусов.

[Protos8622]

Да, только "ноги" логики не должны "висеть в воздухе". Рисуйте полную схему.
И еще The 74LVC74A is a dual edge triggered D-type flip-flop то есть один корпус содержит два триггера, соответственно одного корпуса будет достаточно для получения инверсного и не инверсного сигналов (sdata0 , sdata1) для каждого канала и их пресинхронизация (реклок).
74LVC1G79 это один триггер соответственно пара корпусов.

Так правильно?

[Alex]

И еще The 74LVC74A is a dual edge triggered

74LVC1G79 это один триггер соответственно пара корпусов.

74LVC2G79 ?

Разница между 74 и 79 не в числе триггеров в корпусе.

[Protos8622]

74LVC2G79 ?

Разница между 74 и 79 не в числе триггеров в корпусе.

Скажи Алекс, правильно я нарисовал схему деления даты?
вот еще дорисовал!

[Denisius]

74LVC2G79 ?

Я вроде ссылку на сайт производителя привел.

Разница между 74 и 79 не в числе триггеров в корпусе.

Разумеется. Разве я утверждал подобное? Топикстартер спросил - "...я понимаю мне необходимо по одной такой мс на каждый цап,прально?"
В контексте его вопроса и ответ.

---------- Сообщение добавлено 15.48 ---------- Предыдущее сообщение было 15.46 ----------

Скажи Алекс, правильно я нарисовал схему деления даты?
вот еще дорисовал!

Нет не правильно. По одному триггеру из 74LVC74A на каждый канал дабы в каждом канале получить инверсный и не инверсный сигнал (sdata0 , sdata1)
Говорю же рисуйте полную схему. Ноги опять висят.

[Protos8622]

Я вроде ссылку на сайт производителя привел.

Разумеется. Разве я утверждал подобное? Топикстартер спросил - "...я понимаю мне необходимо по одной такой мс на каждый цап,прально?"
В контексте его вопроса и ответ.

---------- Сообщение добавлено 15.48 ---------- Предыдущее сообщение было 15.46 ----------


Нет не правильно. По одному триггеру из 74LVC74A на каждый канал дабы в каждом канале получить инверсный и не инверсный сигнал (sdata0 , sdata1)
Говорю же рисуйте полную схему. Ноги опять висят.

вот так?

---------- Сообщение добавлено 16.59 ---------- Предыдущее сообщение было 16.38 ----------

с реклоком правильно?

[Denisius]

Вы к чему это "тулите" никак не пойму? У вас есть dataR, dataL от вашего "сепаратора" на счетчиках, вот эти даты и нужны вам, дабы используя по одному триггеру из 74LVC74A на каждом сигнале dataR, dataL получить инвертированный и не инвертированный сигнал. Остальные два сигнала (битклок и ЛЕ) просто реклочте 74LVC1G79 по одному на каждый сигнал и после раздайте вашим м/с ЦАП.

[Protos8622]

вот так?

[Denisius]

74LVC2G79 ?

А! Ты предложил один корпус с двумя триггерами, да разумеется.
Просто мне навеяло конструкцией АДВ "О пользе сепаратизма..." он каждый сигнал реклочил индивидуальным триггером с обвязкой по питанию, писал мол похорошело. С датой в нашем случае так поступать смысла нет, а вот с битклоком и ле очень даже может быть.

---------- Сообщение добавлено 17.39 ---------- Предыдущее сообщение было 17.36 ----------

Вы ответьте мне к чему вы это тулите?
Где дата правого и левого канала получаемые на вашем "сепараторе", что на первой странице? Где эти сигналы?
Не пойму почему битклок стал ле и наоборот, но триггеры (реклок) применены верно.

[Protos8622]

А! Ты предложил один корпус с двумя триггерами, да разумеется.
Просто мне навеяло конструкцией АДВ "О пользе сепаратизма..." он каждый сигнал реклочил индивидуальным триггером с обвязкой по питанию, писал мол похорошело. С датой в нашем случае так поступать смысла нет, а вот с битклоком и ле очень даже может быть.

---------- Сообщение добавлено 17.39 ---------- Предыдущее сообщение было 17.36 ----------

Вы ответьте мне к чему вы это тулите?
Где дата правого и левого канала получаемые на вашем "сепараторе", что на первой странице? Где эти сигналы?
Не пойму почему битклок стал ле и наоборот, но триггеры (реклок) применены верно.

дорисую сейчас схему сдвига регистров правого плёвого каналов!))

[Denisius]

картинка. Сигнал мастер клока буферизировать, в вашем многоканале так и вообще обязательно.
http://www.ti.com/lit/ds/symlink/cdclvc1102.pdf