DF2 - Вторая версия DIY ЦФ

[dortonyan]

Итак, обещанный проект нового ЦФ.
Опыт прошлой ветки показал, что вопросы построения ЦФ сводятся к конкретному проекту. Поэтому решил создать отдельную.

Исходная ветка с обсуждением различных реализаций ЦФ здесь.
Ветка про ЦФ DF1 здесь.

С момента публикации прошлой версии ЦФ прокачал скилл по верилогу, поэтому новый ЦФ выполнен проще, и с более сложной арифметикой. В частности добавлены опции шейпера и дополнительного апсемплера, что позволяет выводить данные в том числе на малоразрядные ЦАП, типа AK4499EX.
Получив определенный опыт понял о чем писал Сергей Агеев (на счет реализации умножителей и многовходовых сумматоров на FPGA). Если правильно выбирать длину конвейера, то нет смысла изобретать оригинальную схему умножителя. Компилятор синтезирует лучше.
То же самое касается описания сумматоров: использование многовходовых сумматоров оптимизируется лучше, чем ручная разбивка на двух-входовые.

В отличие от предыдущего проекта, новый делался как заготовка для самостоятельного применения и доработки под свои задачи. Поэтому все режимы досконально не тестировались, и проект выкладывается "как есть" в версии альфа.
В исходниках есть только пара примеров: для FPGA cyclone и lcmxo2.
Описание содержит краткое перечисление основных параметров, а так же инструкцию по самостоятельной сборке проекта и генерации собственных коэф-тов в MatLab.
Картинок много, текста мало. Все как мы любим.
Утилита и ее исходник для автоматизированной конверсии коэф-тов в формат верилога прилагается.
Так же прилагаются матлабовские модели всех каскадов фильтра, архив со сгенерированными коэф-тами фильтров, примененных в проекте и симулинк-модель. Для запуска симулинк-модели нужен матлаб версии r2018b.

- 25.09.2023 - Добавил MatLab модель шейпера в симулинке. На этот раз версии r2013b. В 2018-ом матлабе че-то намудрили со спектроанализатором, и в нем амплитуда сигнала получается зависима от порядка шейпера, или от кратности оверсемплинга.

- 27.09.2023 - Правка шейпера 3-го порядка

Шейпер 3-го порядка в проекте выполнен по схеме:

NTF шейпера на 1кГц сигнале:

Данный шейпер оптимизирован для работы на невысокой частоте семплирования (х16..х32) и с разрядностью данных не менее 7..8 бит.
На работы на более высоких ЧД при меньшей разрядности данных можно упростить коэф-т шейпера, улучшив SNR и сэкономив на логике. Для этого исключается слагаемое Gain3 (по схеме симулинка):

В проекте это слагаемое находится в файле DATA_READ.v:

Данное слагаемое отклоняет значение коэф-та от 3-х, создавая дополнительный полюс на NTF. После упрощения коэф-та NTF шейпера принимает вид классического модулятора 3-го порядка.

Можно также это слагаемое не удалять, а менять его величину (увеличивать сдвиг), двигая тем самым полюс NTF.

[свернуть]

- 28.09.2023 - Отрефакторил модули DATA_READ и SAI_OUTPUT. Поправил описание.
- 05.10.2023 - Поправил DF_CONTROL. Поправил описание.

[Alex]

Особенно если перевести выход в слейв и тактировать от ЦАП.

Тактировать мастерклоком само собой со стороны ЦАПа, а вот выход ASRC в слейве - это лишний геморрой. Чем его тактировать? Не многие ЦАПы умеют быть мастером и генерировать WCLK/BCLK.

[Turbo_man]

А где бы почитать про основы (принципы) функционирования ASRC? Как там идут расчёты внутри итд. Может и Алексей заинтересуется.

---------- Сообщение добавлено 17:00 ---------- Предыдущее сообщение было 16:57 ----------

Неужто это очень сложно? Ведь в ADAU1467 этих ASRC почти десяток.

---------- Сообщение добавлено 17:17 ---------- Предыдущее сообщение было 17:00 ----------

А какая точность измерения отношения частот ЧД реально требуется? Разницу в 1/100 Гц можно посчитать за 1.5 сек, если сравнивать BCLK. А если сравнивать MCLK, то будет ещё быстрее или точнее.

[Злой]

Не многие ЦАПы умеют быть мастером и генерировать WCLK/BCLK.

Я на логике делал, как в эвалюшене на ад1896

[Alex]

Я на логике делал,

Сделать не проблема, только зачем?
Нормальные ASRC (типа AK4137) прекрасно работают в мастере, тактируясь со стороны ЦАПа (например у меня в 1-м на АД1862).

[Злой]

Сделать не проблема, только зачем?

А это лет десять назад было, может и больше.

[Meta|_]

А если сделать всё же, то тогда можно будет сделать спдиф входы без фифо. И ген взять ровно 50МГц, как 1024фс для ЧД 48,828кГц. Безумная идея. Аудиогены исключить.

Небольшой спин-офф: ещё можно поставить генератор на частоту кратную 7056000Гц (НОК 44100 и 48000), тогда вместо переключения генераторов можно будет переключать коэффициенты ЦФ. И кстати, 7056000*7=49392000, это всего на 1.2% отличается от 50Мгц, то есть не труЪ хай-энд, но чтобы попробовать, думаю, годится.

[tomtit]

Небольшой спин-офф: ещё можно поставить генератор на частоту кратную 7056000Гц (НОК 44100 и 48000), тогда вместо переключения генераторов можно будет переключать коэффициенты ЦФ. И кстати, 7056000*7=49392000, это всего на 1.2% отличается от 50Мгц, то есть не труЪ хай-энд, но чтобы попробовать, думаю, годится.

Не..е, плохо получается, лучше 192*147=176.4*160=28224, но чего-то звёзды не сошлись, забросил.

[Turbo_man]

Купил вот такие платки. Как приедут отпишусь.

Платки приехали.
Вопрос сообществу: как ещё можно использовать SDRAM 256Mbit, что стоят на платке. ФИФО получается ну очень большим. Полный буфер выходит 128 секунд для 44100 Гц. Можно использовать только 1 банк из этого ОЗУ, он =1/4 ёмкости.

[Turbo_man]

Для эксперимента убрал аудио-гены на 1024Fs. Вместо них использовал 2 шт. PLL. Из 50МГц делаю 3072Fs для обеих сеток для семплирования потока спдиф. Для сетки х48 Kpll=59/20, а для х44 Kpll=65/24.
Погрешность для Fs уложилась в +14/-19 Гц. ФИФО сейчас мало для таких отклонений (для 44100 Гц примерно 4 минуты ФИФО 48х4096). Но далее будет SDRAM 256Мбит.
Сетки переключаю автоматически по встроенному частотомеру. Неиспользуемая в данный момент PLL подавляется.
Звук вполне годный.

---------- Сообщение добавлено 22:28 ---------- Предыдущее сообщение было 21:16 ----------

Временно вернулся на внешнее ОЗУ 1Мбит.

[dortonyan]

Временно вернулся на внешнее ОЗУ 1Мбит.

Это получше SDRAM. 256Мбит для фифо избыточно.

А вообще вот Сергей пишет, что можно и свой VCXO собирать:

VCXO тогда можно сделать свой и очень крутой.

Может в самом деле сообразить какой-нить ген на "трехточке" с подстройкой варикапом и буфером на AUP вентиле?

[Turbo_man]

Это получше SDRAM. 256Мбит для фифо избыточно.

В принципе да, но хочется использовать плату по максимуму. Да и освоить интерфейс с внешней SDRAM для ФИФО тоже интересно в образовательных целях.

---------- Сообщение добавлено 00:11 ---------- Предыдущее сообщение было 00:08 ----------

сообразить какой-нить ген на "трехточке" с подстройкой варикапом

Лет 10 назад Сергей мне тоже советовал сделать VCXO, но тогда он говорил про кварц между 2-х эмиттеров 2-х транзисторов генератора. Я тогда до конца не врубился про схему генератора, а чуть позже ASRC или ФИФО пришло.

---------- Сообщение добавлено 00:16 ---------- Предыдущее сообщение было 00:11 ----------

Свой VCXO получится на 256, 384 или 512Fs, и его всё равно придётся умножать на PLL, хотя это и не страшно.

---------- Сообщение добавлено 00:19 ---------- Предыдущее сообщение было 00:16 ----------

Алексей, а свежий софт Xilinx поддерживает графическое редактирование? Интересна платка

https://aliexpress.ru/item/100500596...00035059024749

[tomtit]

Лет 10 назад Сергей мне тоже советовал сделать VCXO, но тогда он говорил про кварц между 2-х эмиттеров 2-х транзисторов генератора.

В такой схеме довольно сложно добиться достаточно широкого диапазона перестройки кварца. Он будет всегда генерировать очень близко к последовательному резонансу. Придётся добавлять катушки для компенсации ёмкости кристаллодержателя и для расширения резонансного интервала. Всё это не очень хорошо сказывается на фазовом шуме. Зачастую хороший металлический корпус-экран у заводского генератора даёт лучший результат, чем изощрённая схемотехника.

[dortonyan]

Алексей, а свежий софт Xilinx поддерживает графическое редактирование? Интересна платка

Не знаю, по идее должен быть.
Я только один раз пробовал собирать свой верилоговский проект в ихнем ISE.

Зачастую хороший металлический корпус-экран у заводского генератора даёт лучший результат, чем изощрённая схемотехника.

В данном случае вопрос не в наилучшести, а тупо в доступности. Хорошие VCXO на нужные частоты днем с огнем не сыщешь, даже в американских магазинах.
Вот и остается только "колхозить" на россыпи.