DF2 - Вторая версия DIY ЦФ

[dortonyan]

Итак, обещанный проект нового ЦФ.
Опыт прошлой ветки показал, что вопросы построения ЦФ сводятся к конкретному проекту. Поэтому решил создать отдельную.

Исходная ветка с обсуждением различных реализаций ЦФ здесь.
Ветка про ЦФ DF1 здесь.

С момента публикации прошлой версии ЦФ прокачал скилл по верилогу, поэтому новый ЦФ выполнен проще, и с более сложной арифметикой. В частности добавлены опции шейпера и дополнительного апсемплера, что позволяет выводить данные в том числе на малоразрядные ЦАП, типа AK4499EX.
Получив определенный опыт понял о чем писал Сергей Агеев (на счет реализации умножителей и многовходовых сумматоров на FPGA). Если правильно выбирать длину конвейера, то нет смысла изобретать оригинальную схему умножителя. Компилятор синтезирует лучше.
То же самое касается описания сумматоров: использование многовходовых сумматоров оптимизируется лучше, чем ручная разбивка на двух-входовые.

В отличие от предыдущего проекта, новый делался как заготовка для самостоятельного применения и доработки под свои задачи. Поэтому все режимы досконально не тестировались, и проект выкладывается "как есть" в версии альфа.
В исходниках есть только пара примеров: для FPGA cyclone и lcmxo2.
Описание содержит краткое перечисление основных параметров, а так же инструкцию по самостоятельной сборке проекта и генерации собственных коэф-тов в MatLab.
Картинок много, текста мало. Все как мы любим.
Утилита и ее исходник для автоматизированной конверсии коэф-тов в формат верилога прилагается.
Так же прилагаются матлабовские модели всех каскадов фильтра, архив со сгенерированными коэф-тами фильтров, примененных в проекте и симулинк-модель. Для запуска симулинк-модели нужен матлаб версии r2018b.

- 25.09.2023 - Добавил MatLab модель шейпера в симулинке. На этот раз версии r2013b. В 2018-ом матлабе че-то намудрили со спектроанализатором, и в нем амплитуда сигнала получается зависима от порядка шейпера, или от кратности оверсемплинга.

- 27.09.2023 - Правка шейпера 3-го порядка

Шейпер 3-го порядка в проекте выполнен по схеме:

NTF шейпера на 1кГц сигнале:

Данный шейпер оптимизирован для работы на невысокой частоте семплирования (х16..х32) и с разрядностью данных не менее 7..8 бит.
На работы на более высоких ЧД при меньшей разрядности данных можно упростить коэф-т шейпера, улучшив SNR и сэкономив на логике. Для этого исключается слагаемое Gain3 (по схеме симулинка):

В проекте это слагаемое находится в файле DATA_READ.v:

Данное слагаемое отклоняет значение коэф-та от 3-х, создавая дополнительный полюс на NTF. После упрощения коэф-та NTF шейпера принимает вид классического модулятора 3-го порядка.

Можно также это слагаемое не удалять, а менять его величину (увеличивать сдвиг), двигая тем самым полюс NTF.

[свернуть]

- 28.09.2023 - Отрефакторил модули DATA_READ и SAI_OUTPUT. Поправил описание.
- 05.10.2023 - Поправил DF_CONTROL. Поправил описание.

[Михаил45]

Володя, так ты на говине запускаешь дф2 и конвейер?

[Turbo_man]

Пока никак. Только дф2 пока могу. Верилог держит.

---------- Сообщение добавлено 20:17 ---------- Предыдущее сообщение было 19:41 ----------

Сделал индикацию заполненности буфера фифо. После ресета сразу показывает 0. Переходит на 1 через 8 минут. Значит 64 минуты есть в запасе. Поток 192кГц. На потоке 48кГц полный буфер будет более 4 часов для моего случая разности частот. Отлично.

[Михаил45]

Понятно. Есть ли смысл переходить на этот пакет?

[Turbo_man]

Я буду учить верилог и переходить на Говин, если сдюжу.
Главное там встроенное ОЗУ 64Мбит.
И сам кристалл мощнее, чем Циклон4.

[dortonyan]

Увеличение DW приводит к тому, что проект не помещается. Озу не лезет. Видимо организация битности озу кратна 9.

Да, 27 бит потому и выбрано, что на два канала ровно три блока памяти по ширине (18х3 = 27х2).

Сейчас сделал разрешение чтения фифо после переполнения записи, не зависимо от соотношения частот записи и чтения. Артефактов перепрыгивания ещё не встретил.

Т.е. чтение стартует когда FIFO полностью заполнено? В таком случае работать будет без артефактов только если частота на чтение выше, чем на записи.
Если разница частот не известна, то чтение надо разрешать когда FIFO заполнено на 50%.
А лучше сначала замерить разницу, а по результату уже включать чтение: либо сразу, либо по заполнению ФИФО.

Ещё интересно бы написать фифо полностью на верилоге, чтобы потом и в Говине использовать.

Можно в ветке обсудить варианты релизации. Че там, пара счетчиков адресов и блок памяти.
Память описывается как массив слов с независимыми портами чтения и записи.

Собираюсь мультиплексировать управляющим пином 3 бита индикации частоты Fs с декодером на 8 светодиодов и 3 старших разряда адресного счётчика записи в буфер ФИФО. Тогда будет индикация заполненности буфера фифо с дискретом 12.5%.

Только если надо именно процент заполнения ФИФО, то это не значение счетчика, а разность счетчиков записи и чтения.

---------- Сообщение добавлено 20:44 ---------- Предыдущее сообщение было 20:41 ----------

А вообще для асинхронного источника я бы лучше поискал VCXO, хотя бы si514, или типа того. Тогда большой буфер не нужен. И задержка при включении воспроизведения меньше.

[Turbo_man]

Нет, работать будет в обоих случаях. Только счётчики будут расходиться в разных направлениях. И в худшем случае может потеряться первых 4096 семплов. Это не гуд, конечно. Пока лень исправлять. Чуть позже поправлю по разности частот.

---------- Сообщение добавлено 21:02 ---------- Предыдущее сообщение было 20:53 ----------

VCXO в источнике я уже делал. И управлял по коаксиалу напряжением частотой этого VCXO. В приёмнике ещё не делал. Si514 если найду, то попробую. Томтит так делал.

---------- Сообщение добавлено 21:04 ---------- Предыдущее сообщение было 21:02 ----------

Задержка при включении важна только для случая просмотра видео. Фифо мне больше нравится, да и кошернее так. Гены лучше можно использовать.

---------- Сообщение добавлено 21:08 ---------- Предыдущее сообщение было 21:04 ----------

Когда перейду на Говин и задействую 64Мбит (или часть от этого) озу, то индекс можно будет тупо на 50% ставить и не париться.

[dortonyan]

Нет, работать будет в обоих случаях. Только счётчики будут расходиться в разных направлениях. И в худшем случае может потеряться первых 4096 семплов.

А да, точно, запись просто перепрыгнет чтение и потеряет заполненный буфер.

VCXO в источнике я уже делал. И управлял по коаксиалу напряжением частотой этого VCXO. В приёмнике ещё не делал. Si514 если найду, то попробую. Томтит так делал.

Не ну ЦАП это же приемник, а источники могут быть разные.
Конкретно 514 генератор сейчас может и не купить. Можно что-то аналогичное поискать.
Хотя конечно это дефицит дефицитный. Из того что сейчас доступно в основном прожорливые силабсы с потреблением в сотню мА.
У 514 еще управление по I2C, что на ПЛИС делать вообще нифига не удобно, лучше наверное поискать версию с управлением напряжением и регулировать через ЦАПик.
Еще одно время в американских магазах продавали неплохие VCXO SIT3808, но сейчас уже нету.

[Turbo_man]

Переделал на начало чтения при пустом буфере записи. Так лучше 4096 семплов пустоты вставит, в худшем случае.