ЦАП своими руками (четвертая ветка)

**Kompros** · 19.07.2009, 23:51

И сново здравствуйте!

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание

Полезности:
10.pdf - читать обязательно!

**Audiomaniac** · 14.11.2010, 07:57

Очень интересно. Хорошо бы еще скопом посмотреть ВЧ-помехи на выходе I/U преобразователя при различных таймингах.

**Lexus** · 14.11.2010, 14:35

Помехи на выходе I/U видны как от BCLK, так и от WCLK. При различных таймингах форма помех изменяется, но настройка по наименьшим амплитудам помех дает другие установки, нежели по измерениям спектра сигнала на аналоговом выходе. По спектру есть небольшие снижения искажений (приблизительно 0.6 - 1.0 дБ) при одной установке WCLK. Это видно на тестовом сигнале -60 дБ FS. Общее же снижение искажений за счет подстройки достигает приблизительно 2.1 дБ. При -60 дБ это выглядит как снижение THD+N с 1.22% до 0.96%.

**Audiomaniac** · 14.11.2010, 14:39

В общем это хорошо согласуется с теми цифрами, которые приводил АДВ. Тем не менее, несмотря на вроде бы незначительное изменение величины искажений, звучание может меняться существенно от этого.

**Lexus** · 14.11.2010, 15:12

Я не хотел затрагивать субъективную сторону, но, все-таки, отмечу, что изменения слышны ГОРАЗДО сильнее, чем это видно по приборам. Возможность переключения "на ходу" существенно облегчает оценку. Единственное, проект по этой причине получается относительно объемный. В EPM7128 занимает 90 макроячеек.

**Serge_L** · 15.11.2010, 09:26

Сообщение от Lexus

проект по этой причине получается относительно объемный

Естественно. Но, плата-то отладочная

Потом можно просто перейти на фиксированное значение.
В любом случае, огромное спасибо за проделанную работу, очень интересно.

**Lexus** · 15.11.2010, 10:05

Да, фиксированное значение требует меньше ресурсов, но мало ли что проявится в готовом проекте, поэтому, если будет возможность, оставлю исходный алгоритм. Рассчитывается проект на использование SM5847, а она успешно работает от 3.3 v, что дает возможность использовать недорогую серию MAX3000.
Если кому интересно, прикладываю проект подстройки таймингов "на ходу". Рассчитан на 18-и разрядный ЦАП, но легко переделывается на любой другой установками в генераторе (строки 65-83 в модуле clk_gen). Для управляющих сигналов bcks[] и wcks[] активный - 0 (удобно при использовании DIP переключателя), старший бит слева. Например, установка bcks[] в 111 (0) переместит пачку BCLK в начало фрейма, а 001 (6) - в конец. Для wcks[] используются значения от 1111110 (1) до 0100000 (95). В первом случае скважность WCLK будет равна одному периоду MCLK (768Fs), во втором - 95 периодам MCLK. Некорректные установки приводят к поднятию соответствующего флага (err_bcks и/или err_wcks) и установке пачки BCLK посередине фрейма и/или установке WCLK скважности 2 (48 периодов MCLK). Изменение таймингов происходит по спаду WCLK. Для моделирования в файле resync_mod.vec описаны входные сигналы. Проект из Quartus II 9.1 Build 350.

**Serge_L** · 15.11.2010, 12:43

Вот это подарок! Спасибо!

**Wired** · 15.11.2010, 12:47

Да, подарок знатньій, редко кто таким делится.

**Полковnik** · 15.11.2010, 17:37

Lexus. Браво!

**Kolbaskin** · 15.11.2010, 18:13

Читая сообщения о таймингах, возник вопрос: обязательно ли соблюдать одинаковую длину сигнальных проводников, идущих от ц.фильтра до цапа ( от приёмника спдиф к ц.фильтру ) ?

**Wired** · 15.11.2010, 18:19

Сообщение от Kolbaskin

Читая сообщения о таймингах, возник вопрос: обязательно ли соблюдать одинаковую длину сигнальных проводников, идущих от ц.фильтра до цапа ( от приёмника спдиф к ц.фильтру ) ?

на тех частотах ? думаю, совершенно излишне.

**And$er** · 15.11.2010, 21:52

2 Lexus, Алексей, поздравляю с воплощением тестового модуля в железе! А еще

за открытые решения и огромную помощь лично мне

.

**amplifier** · 15.11.2010, 21:59

Lexus,

**Audiomaniac** · 15.11.2010, 22:03

Герой труда!

**Lexus** · 15.11.2010, 22:29

Вы прямо меня засмущали.

Надеюсь, проект пригодится кому-нибудь.

And$er, Александр, заработало все с первого раза, без проблем. Кстати, ты не пробовал "поднять" WCLK до первого такта BCLK? У меня PCM1701 отказываются работать при этом, музыка еле слышна на уровне шума. Не говорит ли это о том, что, все-таки, выход ЦАП обновляется по BCLK? Знаю, что на тех осциллограммах, что ты присылал, отчетливо видно обновление по спаду WCLK, но все же интересно. Кстати, изображения выложу, ради интереса? Осциллограф у тебя отличный.

**And$er** · 15.11.2010, 22:33

Сообщение от Lexus

Кстати, изображения выложу, ради интереса?

Конечно, о чем речь!

Сообщение от Lexus

Кстати, ты не пробовал "поднять" WCLK до первого такта BCLK?

Не успел. Был в командировке месяц, только вчера вернулся, а тут такое

**Lexus** · 15.11.2010, 22:42

Приложил изображения, на которых видно, что ЦАП обновляет выход по спаду WCLK. Также приложено изображение с измененными таймингами.

I{oT · 18.11.2010, 15:05

Offтопик:

Мужики, понимаю что не в тему, но из за обострения паранойи хочу спросить по поводу разводки сигнальных цепей с выхода цапа, преда с усилителем и межблочника.
В наличии есть такие проводки, и раза в два по толще(Ag, фторопласт, оплетка Ag, фторопласт, стеклоткань):

Стоит на столько впадать в психоз или можно найти что то дешевле и лучше?

**Aclii** · 18.11.2010, 17:50

Здравствуйте!

Помогите, пожалуйста, советом или мнением как лучше поступить. Решил сделать свою вариацию Lynx D29 на 2хAD1853 в монорежиме, возникло сомнение как правильно сделать разделение аналоговой и цифровой земель платы и микросхем ЦАП. В текущей версии пока остановился на таком варианте: цифровая и аналоговая части обоих AD1853 находятся на одном земляном полигоне вместе с "выхлопом" и стабилизаторами питания, соединяясь с остальной цифровой (другой земляной полигон) частью платы через бусину.

Упрощенный эскиз печатной платы:DAC V4.rar

**Lexus** · 23.11.2010, 12:08

Для подстройки MSB (совмещения полуволн сигнала) ЦАПа закладываю в проект ПЛИС генератор сигналов. Очень захотелось посмотреть, как же сам ЦАП преобразует меандр. Такой генератор легко организуется в "цифре", в отличие от табличного синуса, который в разумную емкость ПЛИС поместить не получается. К сожалению, дома могу воспользоваться только осциллографом с полосой 10 МГц, но все равно, интересно.

Первое изображение - увеличенный фронт сигнала с выхода восстанавливающего фильтра при воспроизведении меандра амплитудой +/-FS (полной шкалы) и частотой Fs/384. Fs заложена - 352800 Гц, то есть частота в данном случае - 918.75 Гц. Переходная характеристика очень схожа с той, что отображается при моделировании восстанавливающего фильтра (второе изображение).
Третье и четвертое изображение - меандр амплитудой +/-FS и частотой Fs/2 (176400 Гц) на выходе I/V AD811AN. Тайминги сигналов загрузки выбраны по результатам соответствующего проекта. Это пачка BCLK, сдвинутая в конец фрейма, и фронт WCLK, расположенный после первого же такта BCLK. Я сразу не заложил в проект возможность подстройки таймингов, но в будущем попробую дополнить и посмотреть влияние на переходную характеристику. Заодно измерил подавление фильтром частоты Fs/2. По измерениям получилось около -33 дБ, по результатам моделирования -34.5 дБ.
Рассмотреть с помощью E-MU 0404 USB сигнал +/-LSB в 18-и разрядном ЦАП не получилось. Все мои настоящие эксперименты - это макетирование, для которого базой служит CD-проигрыватель Kenwood DP-7020, а там в трассировке и компоновке платы есть выраженные недостатки, что проявляется в виде весьма "грязного" спектра. Вполне отчетливо наблюдается сигнал +/-4LSB, что соответствует +/-LSB в 16-и разрядном ЦАП. Это пятое изображение. Частота меандра - Fs/1024.

Возможно, кому-нибудь будет интересно.

Заодно я точно удостоверился, что входной формат PCM1701 - BTC, когда есть подозрение, что для PCM58 (теоретически, это одинаковые ЦАП) входным форматом является COB.