Ultra Analog своими руками, часть 2

[dortonyan]

Продолжим одноименную ветку.
Периодически на форумах всплывают всякие бредовые идеи по построению высоколинейных параллельных ЦАП на резисторах, на комбинациях нескольких ЦАПов и т.п.
Так вот, такие же бредовые идеи, признаюсь, посещали и меня еще несколько лет назад. Однако только относительно недавно пришло понимание как это можно реализовывать на практике. А благодаря Сергею (aka dee-jan) удалось еще и довольно оперативно кое чего из надуманного реализовать.
В результате получилось неплохо, ну а более подробно основные идеи и результаты я свел в описание (коротенько так на 10 листиков) которое и прилагается ниже.

[dortonyan]

На логике естественно. На ПЛИС такие схемы невозможно реализовать в принципе, ибо то что вы нарисуете в квартусе и то что соберет компилятор - абсолютно разные вещи. К тому же эта схема управления должна обеспечивать минимальный джо, что так же не получится в составе плисины.

[vladsan75]

Я тоже об этом думал,ведь в ПЛИС универсальные ячейки.А какую логику применяли?Вроде можно 74АС.И еще-выводы элементов,подключенные к общему проводу,наверное можно соединить со вторым входом элемента,ведь там получается элемент "не".

---------- Сообщение добавлено 19:19 ---------- Предыдущее сообщение было 19:10 ----------

Да,еще 74LVC будет получше,конечно у нее питание 3.3В,но допускается до 6В.

[dortonyan]

Можно любую 5-ти вольтную логику. Чем больше быстродействие, тем ниже джо, но больше глитч. Спектрально все примерно одинаково. Пробовал LVC, на 5-ти работало, но долго не гонял. Входы объединять можно, но не нужно.

[vladsan75]

Вы думаете,что увеличение емкости при соединении выводов как то повлияет на работу устройства?Или какие то другие соображения?

[dortonyan]

Заметно может и не повлияет, но нафига делать хуже, если ничего не стоит сделать как положено. В прочем это уже бытовые вопросы, которые можно делать по своему усмотрению.

[Xameleon]

Приветствую dortonyan!
хотел бы задать ламерский вопрос....
я не знаком с УВХ. и по этому у меня вопрос-откуда берется сигнал HOLD ?
в СД я так понимаю с сервы..а если ЦАП внешний?....

[vladsan75]

Алексей,а вывод подложки вы куда подсоединили?В принципе параметры позволяют этот вывод подсодинить к -15В питания операционников.

[dortonyan]

откуда берется сигнал HOLD ?

Этот сигнал генерит практически любой ЦФ. Но можно и самому сформировать на плисине.

а если ЦАП внешний?

УХВ это часть самого цифро-аналогового конвертера, его нельзя прикручивать отдельно как выхлоп или какую другую фичу.

Алексей,а вывод подложки вы куда подсоединили?В принципе параметры позволяют этот вывод подсодинить к -15В питания операционников.

Пробовал на -5 и на 0, разницу не заметил. А более подробно читайте апликуху линеар системс (в списке источников в моей апликухе ), ну и графики из ДШ на BSS83 тоже поизучать полезно.

[Андрей К]

сигнал HOLD генерит практически любой ЦФ. Но можно и самому сформировать на плисине

dortonyan, на какой конструкции продемонстрированы результаты работы УВХ (рис. №8)? Источник HOLD плисина, ЦФ?
Шумовая полка на рисунке непривычно низкая. АЦП тот же, что и в других измерениях?

[dortonyan]

Основная плата DIR9001 -> PMD-100 -> ЦАП. + МК для конфигурации ЦФ. Сигнал деглитчера берется с ЦФ и реклочится клоком с дирки. АЦП везде один - Xonar D2. На спектрах второй версии сборки уровень на входе АЦП занижен примерно на 10дБ для устранения гармошек АЦП.

Шумовая полка на рисунке непривычно низкая.

Ну какая есть. Там еще усреднение инфинит для картинки справа.

[Андрей К]

DIR9001 -> PMD-100 -> ЦАП

ЦАП, какой вариант?

Ну какая есть. Там еще усреднение инфинит

Хотелось бы понять, почему она такая есть. На картинке слева не инфинит, но шумовая полка там же.

[dortonyan]

ЦАП, какой вариант?

Оба варианта. Они вставляются в основную плату через цанговые панели.

Хотелось бы понять, почему она такая есть.

Я специально для этого ничего не делал. Карту называл, настройки измерения видны на скринах.

[vladsan75]

Ну,например у DF1706 нет выхода для hold,поэтому его буду формировать в ПЛИС,думаю хватит одного-двух тактов BCK где-нибудь по середине WCK.

[dortonyan]

vladsan75, посмотрите в ДШ на другие ЦФ что из себя представляет сигнал деглитчера. В принципе его можно реализовать и без плисины из сигнала WCKO, обеспечив необходимые задержки дополнительными триггерами. Или можно обеспечить необходимые задержки в проекте плисины самого композитного ЦАП, а сигнал для деглитчера взять прямо с WCKO.

[vladsan75]

Посмотрел даташит на SM5842,там фронт сигнала деглитчера опережает фронт WCKO на тдва такта или отстает от спада WCKO на 10 тактов минимум - организовать это при помощи внешней логики довольно громоздко,да и не к чему.Все легко делается на той же плисине,да и вывод сигнала hold можно организовать на любой удобной ноге.К тому же не вижу необходимости начинать сигнал hold именно за два такта до фронта WCKO,фронты можно совместить,а спад сигнала hold начать за два такта до спада WCKO.А небольшое уменьшение длительности hold,думаю,практически не скажется на выходном сигнале (если учесть мизерный входной ток ADA4627 и небольшой ток утечки например BSS83).Но все это,конечно,нужно будет проверить на практике.Еще ,думаю,будет не лишним организовать пересинхронизацию сигнала hold от мастерклока.

[dortonyan]

при помощи внешней логики довольно громоздко

Один корпус логики не особо-то и громоздко. Другое дело, что задержку можно организовать в плисине ЦАПа, тогда вообще ничего не нужно.

К тому же не вижу необходимости начинать сигнал hold именно за два такта до фронта WCKO

Задержку можно и меньше, тут весь смысл в том, чтобы УВХ успевало перейти в режим хранения гарантированно раньше смены кода на выходе ЦАП.

А небольшое уменьшение длительности hold,думаю,практически не скажется на выходном сигнале (если учесть мизерный входной ток ADA4627 и небольшой ток утечки например BSS83)

Минимальная длительность выборки определяется не утечками, а быстродействием УВХ.

Еще ,думаю,будет не лишним организовать пересинхронизацию сигнала hold от мастерклока.

Это само-собой.

[vladsan75]

Вот вырезка из ДШ SM5842:

Видно,что смещение 10 тактов,а это проще всего можно сделать разве что на счетчике.

Можно сделать смещение и меньше,но нельзя забывать про время установления напряжения на выходе I/U преобразователя (переходный процесс хорошо бы вырезать),особенно если входная частота 192кГц и при 8-кратной передискретизации получим уже 1,536МГц(период=0,65мкс),а время установления 0,3-0,5мкс.

---------- Сообщение добавлено 19:58 ---------- Предыдущее сообщение было 19:46 ----------

К тому же нельзя забывать,что в одном корпусе DAC8805 находятся 2 ЦАП,один из которых будет старшим,другой-младшим.
И так как входы данных у них объединены,то запись информации во все разряды произойдет за два такта,а это еще немного уменьшит задержку.

[dortonyan]

Видно,что смещение 10 тактов,а это проще всего можно сделать разве что на счетчике.

Смещение нужно не на 10, а на один такт.

особенно если входная частота 192кГц и при 8-кратной передискретизации получим уже 1,536МГц(период=0,65мкс),а время установления 0,3-0,5мкс.

Полтора мегагерца ЧД на выходе 1706 никак не получится, шустрите ДШ.

К тому же нельзя забывать,что в одном корпусе DAC8805 находятся 2 ЦАП,один из которых будет старшим,другой-младшим.
И так как входы данных у них объединены,то запись информации во все разряды произойдет за два такта,а это еще немного уменьшит задержку.

Опять же, читайте внимательнее ДШ, в частности то, как обновляется код на выходе 8805.

[vladsan75]

Ну с DF1706 я немного погорячился,при 8X только 96кГц с внешним тактированием,так как встроенный генератор дает максимум 24МГц.Но даже при этом получается 768кГц-1,3мкс,а как я сказал-не хочется подавать на УВХ переходный процесс,тем более,что для DF1706 при 256fs один такт = 1/32 WCKO:

Т.е. один такт=0,04мкс-а это самое начало переходного процесса.
А на счет DAC8805,то:

Поэтому загрузить данные в оба ЦАП,при объединенных входах данных, можно только минимум за два такта,вот так то.
Но мы можем сдвинуть на это же количество тактов и WCKO,поэтому это абсолютно не проблема.

[dortonyan]

Т.е. один такт=0,04мкс-а это самое начало переходного процесса.

Смотря что сдвигать. Если сдвинуть правильно, то УВХ будет уходить в хранение на 1 такт раньше обновления выхода ЦАП. При чем это все актуально, если ЦАП обновляется именно по фронту WCKO, но в плисине это произвольно корректируется.

Поэтому загрузить данные в оба ЦАП,при объединенных входах данных, можно только минимум за два такта,вот так то.

Да хоть за 10. Какая разница за сколько тактов они грузятся, главное - за сколько обновляются. А тайминги загрузки делаются в плисине абсолютно произвольно, т.к. все равно данные сначала буферируются.