ЦАП своими руками (четвертая ветка)

[Kompros]

И сново здравствуйте!

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание

Полезности:
10.pdf - читать обязательно!

[I{oT]

Мужики, посмотрите пожалуйста, набросал реализацию второго варианта.

Цепочка из 8ми 8ми битных регистров, три инвертора и мультиплексор, если я думаю правильно, то все должно работать.
Можно обойтись примерно десятью корпусами но это жопа.
MAX+plus II говорит что все влезет в EPM3128ATC100-5

[Lynx]

в CerDIP они хуже, чем в ТО99. То есть примерно одинаковы с PDIP.

Добавлено через 23 минуты

Мужики, посмотрите пожалуйста...

В максплюсе и квартусе есть замечательная фича, называется симулятором. Она позволяет посмотреть весь проект с учетом реальных задержек выбранного Вами или самой ситемой прибора.

[I{oT]

В максплюсе и квартусе есть замечательная фича, называется симулятором. Она позволяет посмотреть весь проект с учетом реальных задержек выбранного Вами или самой ситемой прибора.

Еще раз огромное спасибо Вам за помощь!
Разобрался, упростил все максимально, молотит, по задержкам вписываюсь)

[Lexus]

I{oT, формат RJ64? Подправил немного проект, переписАл на AHDL, добавил файл для симуляции. Проект в Quartus 9.1. Требования к таймингам указал, но они очень щадящие, поэтому все успешно компилируется даже с отключенным турбо-битом и включенной низкой скоростью изменения уровней сигналов.
В будущем не забывайте, что после сдвиговых регистров необходимо дополнительно задержать данные на половину такта. Очень желательна пересинхронизация, если в системе есть мастер-генератор.

P.S. Бросайте этот Максплюс. Он очень несовершенен.

[I{oT]

Lexus, Большое вам спасибо! Сейчас скачаю Quartus 9.1 и посмотрю)
За САПР вчера в первые сел..
Формат, как я понимаю, I2S Без сдвигов. Вы, по моему lrco не проинвертировали

[Lexus]

Формат нужно знать точно. I2S - это одно, RJ - другое. Но это ладно. Только сейчас обратил внимание на очень нехорошую ошибку. На выходе получаются данные в левом канале за текущий отсчет, а в правом канале - за предыдущий. Это плохо.

Add: Разобрался. Это я недосмотрел. I{oT, какой Вы используете формат для AD1853 - I2S или RJ? Я поправлю листинг с этим учетом.

[Syava]

Только сейчас обратил внимание на очень нехорошую ошибку. На выходе получаются данные в левом канале за текущий отсчет, а в правом канале - за предыдущий. Это плохо.

Данные в регистр левого канала загонять с регистра правого - самое простое решение.

[Lexus]

Syava, алгоритм рабочий, это я в мультиплексоре иначе назначил сигналы, вот и вышло не то.
I{oT, Вы показывали диаграммы из даташита AD1852. Я поправил свою ошибку и сделал точно по диаграммам. Проверяйте.

[GruWer]

Lexus,
В максплюсе не откроется?

[I{oT]

I{oT, Вы показывали диаграммы из даташита AD1852. Я поправил свою ошибку и сделал точно по диаграммам. Проверяйте.

Вроде все так как должно быть, еще рас спасибо)

[Lexus]

В максплюсе не откроется?

Можно открыть. Для этого из архива понадобится файл mod_sep.tdf, который надо назначить файлом верхнего уровня. Можно сделать из него символ и вставлять в схему. Главное, чтобы имена входов/выходов совпадали с именами в файле для симуляции - lrsep.vec. Последний необходимо переименовать в соответствии с именем верхнего файла проекта. Для Максплюса также надо внести изменения в файл симуляции. В самом низу производится перечисление выходов (OUTPUTS...). Так вот Максплюс не воспринимает перечисление через запятую. Необходимо каждый выход указывать с новой строчки.

[GruWer]

Lexus, Ого, 55% емкости EPM7128SLC84-15 хавает

[GruWer]

Там что, 70 триггеров в проекте?

[Wired]

в принципе запроста... если надо держать даньіе обоих каналов

[Lexus]

Ого, 55% емкости EPM7128SLC84-15 хавает

Сам алгоритм емкий. Нужно удерживать предыдущие отсчеты.

P.S. Это разве ого? У меня есть незаконченный проект, там универсальный преобразователь форматов в RJ48, подстройка таймингов, перепривязка данных. Так больше 200 макроячеек требует.

[Wired]

кстати подскажите плиз "мурзилку" по язьікам програмирования логики... ADHL или какой другй. Пьітался с наскоку понять, не в*ьехал.

[Lexus]

По AHDL лучшая и, наверное, единственная книга, - это "Антонов А.П. Язык описания цифровых устройств AlteraHDL. Практический курс". Книга распространена, найдете без проблем. В ней язык описан очень подробно и, самое главное, с хорошими примерами. День на прочтение возле САПР и будете листинги в сотни строк строчить. На мой, сугубо личный, взгляд, AHDL прозрачнее VHDL и Verilog. Просто описываете триггеры, регистры, мультиплексоры, таблицы истинности, условия и т.д. Все легко и прозрачно.

Add: Не забудьте заглянуть сюда: http://www.dsioffe.narod.ru/myquartu...artusnotes.htm Правда, у меня антивирус ругается, что там porno. На самом деле все чисто.

[I{oT]

Добил свою связку из PCM1798+DIR9001+PCM2707.
Выкинул Большие электролиты после LM3*7, пропустил все провода от БП через ферритовые колечки...-помогло, но не особо..
И наконец, не понимаю чем я раньше думал!? Если у меня размах на выходе +-1.2в то какого хр"на я питаюсь за питать от +-5в? В итоге питание +-2,5в, ни каких шумов, подсвистываний или ограничений. Звук четкий и приятный, сейчас слушаю, там видно будет)
Всех с наступающим!

[Meta|_]

Если у меня размах на выходе +-1.2в то какого хр"на я питаюсь за питать от +-5в? В итоге питание +-2,5в

Попробуйте обмерить получше. Как правило, повышение питания увеличивает линейность, особенно при большом размахе.
Я бы глянул стандартный тест IMD 60ГЦ+7кГц с амплитудами 4/1.

[s3tup]

А никто не пробовал вставлять FIFO буффер на i2s шину с разнесением синхронизации записи и чтения? Т.е. запись будет тактироваться от источника, чтение - от нашего генератора. Если буффер будет достаточно большим, и скорость приема будет выше скорости чтения, то все будет идеально за исключением моментов переполнения буффера.
Это ведь логическое продолжение борьбы с джиттером.

хотя

это уже давно должно быть реализованно в приемниках SPDIF, хотя-бы так -
Демодулятор > FIFO > PLL, при этом выход PLL на основе VCO...

Но обратная синхронизация всеже лучше.