ЦАП своими руками (многоствольное древо)

[Kompros]

Посадим и здесь - глядишь еще ствол выростет.

Корни
Первый ствол
Второй ствол
Третий ствол
Четвертый ствол

Обладателям Вегов - см. ниже англоязычный даташит на LC7881 / LC7881M (получен был по ссылке отсюда: http://forum.ixbt.com/0047/001933-12.html#325 )


Продолжение здесь

[Lynx]

И с фазой немножко нехорошо получается

Что значит "нехорошо". В формализованных терминах. На звуковых частотах появляется сдвиг фазы? Но он появляется в ЛЮБОМ ФНЧ на частотах выше 0Гц. Величина сдвига - одинакова в обоих каналах. Опять же - какая она допустима?
На мой взгляд 30...50 град на частотах 10...20кГц не нанесут принципиального вреда, а вот неотфильтрованные ВЧ-помехи - нанесут.
Фильтры высоких порядков, с которыми я досыта наигрался в ЦАпах без передискретизации - гораздо хуже, поскольку с ними вообще возникает уйма проблем, в т.ч. по стабильности характеристик.
А уж ФЧХ - смотреть просто страшно. Бесселевские и Баттервортовские ФНЧ второго, максимум третьего порядка имеют еще приемлемую линейность ФЧХ, а высших порядков или с более сложными аппроксимацией - вообще труба.

Один товарищ его тестировал в симуляторах различных и говорит, что у него завал начинается уже около 20 кГц.

У любого РЕАЛЬНОГО ФНЧ завал начинается от частоты 0Гц и выше
частота среза ФНЧ в Lynx20 - около 35кГц и выбрана, как компромиссная величина между порядком фильтра, подавлением продуктов дискретизации на частотах выше 176.4кГц (4Fs) и максимально допустимым спадом на частотах 15...20кГц.

[ADDED=Lynx]1099469692[/ADDED]

Вчера сам промоделировал фильтр. У меня получились следующие результаты :
на 20 кГц завал АЧХ около 1 дБ, изменение фазы около 30 градусов.

Собственно так примерно и должно быть, само изменение фазы на 30 град. нважно, а вот идентичность каналов и линейность ФЧХ более существенны.

[Viking]

Дмитрий спасибо!
Это я не для себя спрашивал.

У товарища какой-то кривой симулятор. Потому что фаза на 20 кГц у него была уже 70!!!градусов.

У любого РЕАЛЬНОГО ФНЧ завал начинается от частоты 0Гц и выше

Это естественно.

[ADDED=Tangar]1099470181[/ADDED]

Собственно так примерно и должно быть, само изменение фазы на 30 град. нважно, а вот идентичность каналов и линейность ФЧХ более существенны.

Честно говоря реальные измерения я провести не могу. По одной простой причине - НЕЧЕМ.
А вот симулятор показывает очень даже хорошие результаты. ФЧХ относительно линейна.

[ADDED=Tangar]1099470452[/ADDED]
Вот и графики

[ZugDuk]

Lynx,
Теперь я точно знаю, что номиналы из схемы Lynx20, являются оптимальными для 4x ЦАПа.

Offтопик:
глянь свои приватные сообщения. Я тебе отправил, т.к. по мылу не получается.

[Viking]

ZugDuk, ну что разобрался с проектом ПЛИС?

[ZugDuk]

Tangar,
Да нифига. Я его до дома не донес. Т.к. винт свой "мобильный" другу отдал, а никаких других переносных носитилей информации на работе нет. (компьютерная фирма блин)

Впрочем я особо и не заморачивался. Думал, что выйду дома в инет через модем, да скачаю еще раз. Но сайт как раз вечером и рухнул.

Вот такие казусы нашего городка. Все перенеслось на сегодня.

[Инквизитор]

Лови блок разделения каналов


-- L/R channel splitter

library ieee;
use ieee.std_logic_1164.all;

entity LRSplit is
port
(
inbck,inrj,inlrck,inmck : in std_logic;
outR,outL,outbck,outlrck : out std_logic
);

end LRSplit;

architecture a of LRSplit is

signal reg32 : std_logic_vector (31 downto 0);
signal RData,Ldata,lrckinv,lrckdata,bckdata,rjdata,
RData1,Ldata1,lrckdata1,bckdata1 : std_logic;

begin
process (inmck,inbck)

begin
bckdata<= inbck;

if (rising_edge (inbck)) then
Lrckinv<=not inlrck;
rjdata<=inrj;
reg32(0)<=rjdata;
for i in 31 downto 1 loop
reg32(i)<=reg32(i-1);
end loop;
end if;

if (falling_edge(inbck)) then
lrckdata<=lrckinv;
Rdata<=(rjdata and Lrckdata);
Ldata<=(reg32(31) and Lrckdata);

end if;

--Reclock by MCK=33.8688MHz--

if (rising_edge(inmck)) then
Ldata1<=Ldata;
Rdata1<=Rdata;
bckdata1<=bckdata;
lrckdata1<=lrckdata;
end if;

if (falling_edge(inmck)) then
outL<=Ldata;
outR<=Rdata;
outbck<=bckdata;
outlrck<=lrckdata;
end if;

-----------------------------

end process;
end a;

[ADDED=Dark Abbat]1099494594[/ADDED]
Зы комментарии влом было писать, но тут и так все понятно

[ZugDuk]

Dark Abbat,
Спасибо!
Пробовал компилить. Нажимаю File -> Create Default Symbol
Выдает 10 ошибок:

Error: Line 3, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected ASSERT, CONSTANT, DEFINE, DESIGN, FUNCTION, IF, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE but found a symbolic name "library"

Error: Line 27, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 36, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 45, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 52, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 3, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected ASSERT, CONSTANT, DEFINE, DESIGN, FUNCTION, IF, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE but found a symbolic name "library"

Error: Line 27, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 36, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 45, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 52, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Почему такое происходит? Это же VHDL. MaxPlus его понимать должен.

[ADDED=ZugDuk]1099555564[/ADDED]
А когда нажимаю Project -> Save and Compile выдает 5 ошибок:

Error: Line 3, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected ASSERT, CONSTANT, DEFINE, DESIGN, FUNCTION, IF, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE but found a symbolic name "library"

Error: Line 27, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 36, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 45, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

Error: Line 52, File c:\abbat\lr_splitter.tdf:
TDF syntax error: Expected *.*, GENERATE, or an operator but found THEN

[Инквизитор]

У тебя расширение *tdf, вот компилятор и думает что у тебя AHDL, поменяй расширение на *.vhd.

[ZugDuk]

Теперь еще одна ошибка:
Error: Line 1: File c:\abbat\lr_splitter.vhd: VHDL Design File "lr_splitter" must contain an entity of the same name

HELP посылает меня читать мануал, Douglas-а L. Perry и J. Bhasker-а

[Viking]

ZugDuk а чем тебе мой проект не понравился?

[ZugDuk]

Tangar,

ZugDuk а чем тебе мой проект не понравился?

Ну хотя бы тем, что для символа AD1896 ты не положил все файлы.
Точно нужен файл AD1896cntrl.gdf

[Viking]

Ну хотя бы тем, что для символа AD1896 ты не положил все файлы. Точно нужен файл AD1896cntrl.gdf

Про это я тебе уже говорил. Нужно разрешение от Дмитрия.

[ZugDuk]

Дмитрий,
Даешь разрешение?

[Lynx]

Дмитрий,
Даешь разрешение?

Лови!

[Viking]

Лови!

Вот так всегда! Только хотел что-то замылить...
Придется выкладывать...

[ZugDuk]

УРА!
У меня все компилируется. Пишет небольшой warning и все.
Осталось только лапы переназначить, чтобы на EPM3064 запускалось.
Tangar,
У тебя номера ног как в даташите на семейство MAX7000 на картинке про 44-Pin PLCC?

И еще вопрос:
У тебя коммутатор входов переключается 27-ой ногой? Он именно переключается или он только отрубает один из входов?

[Viking]

У тебя номера ног как в даташите на семейство MAX7000 на картинке про 44-Pin PLCC?

Ну да! А как же иначе???
В процессе компиляции создается файл с расширением rpt. В нем есть рисунок с назначением ног ПЛИС.

У тебя коммутатор входов переключается 27-ой ногой? Он именно переключается или он только отрубает один из входов?

Что значит "отрубает"? На схеме не что иное как обычный мультиплексор. У тебя есть 2 входа и один выход. И в какой-то момент тебе нужно воспользоваться каким-то из входов. Так? Это и есть принцип работы мультиплексора.

[Инквизитор]

Error: Line 1: File c:\abbat\lr_splitter.vhd: VHDL Design File "lr_splitter" must contain an entity of the same name

Файл должен иметь то же имя что и entity, то бишь LTsplitter.vhd

[ZugDuk]

Устройство выделяющие фронт и срез импульса.

Длительность каждого входного импульса окажется равной 3t эд,р
Поскольку в устройстве фазы входного Uвх и выходного Uз совпадают, то в выходном элементе исключающее ИЛИ нулевое выходное напряжение будет в двух случаях:
Если:
Uвх = Uа = 0
и
Uвх = Uз = Uи.п.
Когда же Uвх != Uз, выделяются выходные импульсы с длительностью 3t зд,р. Другими словами с такой точностью можно определить время прихода фронта импульса и время окончания этого импульса. Устройство собранное по схеме (см. вложение) удваивает частоту входного сигнала.

[Viking]

На высоких частотах оно работать не будет.