Плата цифровых входов с ФИФО и расширенным функционалом+NOS

[Turbo_man]

Представляем публике новое универсальное устройство для сопряжения цифровых источников и ЦАП-ов.

Устройство представляет собой комплект из 3-х плат:
1. Плата входных интерфейсов 2…4 коаксиальных S/PDIF и 2 оптических Toslink (до 6 суммарно). Сигналы принимаются до Fs=192кГц. Размер платы 80х39мм.

2. Плата индикации и управления с буквенно-цифровым ЖКИ 20х4 (4 строки по 20 символов) и энкодером. Прикрепляется к ЖКИ сзади. Размер платы 100х19мм.
Дополнение от мая 2018г. теперь можно подключать и OLED дисплей WINSTAR 20x4.

3. Основная плата коммутации и обработки сигналов цифровых источников PCM с Fs до 768кГц с функцией подавления джиттера при помощи ОЗУ 1Мбит, выполняющего функцию буфера ФИФО. И в дополнение к этому сигналов Native DSD до DSD512 и DoP до DoP128 через I2S входы и DoP64 через S/PDIF. Размер платы 70х60мм. К ней крепится съёмная плата локальных генераторов


Основные функции и характеристики устройства:

1. Коммутация трёх I2S входов.
2. Приём через один из этих I2S входов от дополнительной платы S/PDIF до 6 источников.
3. Возможность настройки сигналов MCLK в разъёмах I2S входов (Х2 и Х3) как вход или как выход. Как выход можно выводить клок 256…1024Fs, не зависимо от того, какие генераторы стоят в ЦАП-е или на съёмной плате генераторов. Нужные частоты для этого синтезируются автоматически. Надо лишь указать, что требуется источнику. Можно задать разные частоты MCLK для этих двух входов.
4. Подавление джиттера асинхронных цифровых источников аудио при помощи технологии воспроизведения цифрового аудио потока из промежуточного буфера ФИФО (FIFO). При этом запись в буфер и чтение из него полностью независимы во времени, т.е. асинхронны.
5. Приём со входов I2S дополнительных управляющих режимами работы (CONFIG) сигналов от источников и передача их во внешний ЦАП через 2 выходных CONFIG разъёма, каждый сигнал в которых пользователь может назначать самостоятельно (режим USR1...4) или выбрать один из 4 заводских пресетов (D47v1, D47v3, D70v1, Xamelion).
6. Создание и передача во внешний ЦАП таких управляющих сигналов для S/PDIF входов в соответствии с параметрами входного цифрового потока.
7. Автоматическое (т.е. без необходимости что-то вручную менять в настройках устройства) определение наличия и кратностей (256, 384, 512, 768 или 1024Fs) генераторов MCLK во внешнем ЦАП-е. При их отсутствии автоматическое переключение на собственную съёмную плату генераторов устройства (512Fs, но можно самостоятельно установить 256…1024Fs). Отключение платы генераторов устройства (или её можно вовсе не устанавливать), если генераторы есть во внешнем ЦАП-е.
8. Автоматическое определение полярности сигналов управления master/slave и выбора сетки частот генераторов х44/х48 внешнего ЦАП-а (при наличии этих сигналов в ЦАП-е).
9. Автоматическое определение цоколёвки (распиновки, раскладки) aal/lynx для двух входных I2S разъёмов (Х2 и Х3).
10. Автоматическое распознавание и подстройка режимов работы устройства в зависимости от формата данных (I2S, LJ, RJ24, RJ16, RJ18, RJ20, RJ22) со входов I2S. Их индикация на дисплее.
11. Автоматическое определение и индикация разрядности (битности) входящего цифрового потока (в диапазонах 13…24 и 30…32, с шагом 1).
12. Измерение в реальном времени и индикация разности частот дискретизации dFs источника и нашего устройства. Диапазон измерений dFs=(-9,99…+9,99)Гц. Точность 0,01Гц.
13. Расчёт и индикация величины буфера ФИФО в формате час:мин:сек в зависимости от разности фаз переполнения адресных счётчиков записи и чтения буфера ФИФО (в семплах: 0…21845) и модуля разности частот dFs (в Гц: 0…9,99). Диапазон индикации BUFF=0…99ч59мин59сек. Точность 2...5 сек.
14. Возможность задать формат выходных данных на выходном разъёме I2S Out (Х6). Выбор из I2S, LJ, RJ24 и RJ16.
Дополнение от 12.08.16 - добавлены новые форматы выходного потока RJ18, RJ20.
15. Возможность самому задать необходимую цоколёвку сигналов (aal/lynx) на выходном I2S разъёме (Х6).
16. Предусмотрен режим раздельного вывода сигналов левого и правого каналов (DATA-L, DATA-R) на выходном разъёме I2S Out (X6) для ЦАП-ов, реализующих схему двойного моно («Хамелеон» и тп.). И для всех режимов NOS(COB) прямое подключение чипов PCM1702, PCM58, PCM63, AD1862, TDA1541(A) и других аналогичных. До Fs=384кГц.
16а. Добавлена возможность подключения к устройству до 4-х штук TDA1541(A) в режиме NOS-конвейера. Поддержка в этом режиме до Fs=384кГц.
16б. Добавлена возможность подключения к устройству до 8-ми штук мультибитных 16...24 битных микросхем ЦАП-ов в режиме NOS-конвейера. Поддержка в этом режиме до Fs=384кГц.
17. Предусмотрена возможность пропуска ненужных входов.
18. Предусмотрена возможность самому определить какой сигнал (из 29 возможных) будет присутствовать на каждом из 16 управляющих контактов разъёмов I2S Out Х6 и CONFIG Х7, Х8.
19. Индикация на ЖКИ дисплее мгновенного и среднего уровней цифрового сигнала в режиме реального времени. 2х19 значений в диапазоне -50дБ…0дБ.
20. Формирование управляющего напряжения B-Sync для подачи в источник и тонкой подстройки в нём частоты MCLK. Сигнал пропорционален разности фаз LRCK источника и нашего устройства. Величина сигнала = 0…3,3В.
21. Питание всего устройства и съёмной платы генераторов гальванически разделено. Объединение земель сделано на самой плате генераторов..
22. Управление устройством и настройка всех его функций энкодером с индикацией на ЖКИ дисплее.
23. Начал вводить поддержку для управления по SPI чипами ЦФ и DAC AD1853, AD1955, WM8741, AK4490, PMD100 и CS4398 (список можно будет постепенно дополнять по мере потребности, пока сделал для 1853, 1955 и 8741) Сигналы SPI можно вывести на любые программируемые выходы.
Питание устройства осуществляется от 2-х гальванически развязанных источников напряжения +8...12В через основную плату №3. Один питает только съёмную плату генов (~20mA, это для генов Golledge), второй всё остальное устройство (~120mA, включая подсветку ЖКИ). Остальные платы получают питание через соединительные шлейфы.

[Turbo_man]

многополосье через HDMI в 7100ES из соседней темы

Этот вариант привязан к ПК. Мне это не интересно. Я уж лучше добавлю в ресивер 1...2...3 платки MiniDSP. При условии что не хватит ресурсов встроенного ДСП с переписанным софтом (а скорее всего, не хватит).

[abonent007]

Этот вариант привязан к ПК. Мне это не интересно. Я уж лучше добавлю в ресивер 1...2...3 платки MiniDSP

В любом случае 7.1 вход с ФИФО по I2S не помешал бы DA7000ES. И к ПК для многополосья, и ресивер современный недорогой со всеми форматами многоканального звука, но со слабыми мощниками, можно было бы подключить по I2S как пред. Не пропадать же добру(аналоговый multichannel input в DA7000ES)

[Turbo_man]

Нашёл-таки как выкрутиться из тупика. Второе долгое нажатие автоматически делает текущее состояние уровня РГ "новым 0дБ". А первое долгое нажатие лишь сохраняет текущие настройки, включая номер экрана и текущий уровень громкости. Отличить режимы можно по наличию индикации абсолютного значения РГ после первого долгого нажатия, после второго она исчезает вместе с обнулением дБ.

И это не очень удобно.
Вот новый вариант:
1. первым долгим нажатием на энкодер входим в режим настройки параметров (это как обычно), появляется стрелка, указывающая на изменяемый параметр (тоже как всегда),
2. можно вращать энкодер для установки нужного значения этого параметра (тоже как обычно), а можно коротким нажатием сбросить в 0 дБ значение текущего уровня громкости (это новое решение).
3. вторым долгим нажатием выходим из режима настройки параметров (как обычно).

---------- Сообщение добавлено 13:47 ---------- Предыдущее сообщение было 13:33 ----------

Задействовал на пульте ДУ ещё 2 кнопки: "0" - возврат уровня громкости к 0дБ из любого значения.
"FADER" - снижение любого уровня громкости на 20дБ. С индикацией "<Mute>". Повторное нажатие - повышение на 20дБ с отменой этой надписи.
Без пульта ДУ это недоступно.

[Turbo_man]

По просьбе одного из пользователей закончил вариант прошивки для управления WM8805 на другой платке спдиф входов. Остальные платы используются стандартные. Возможен "апгрейд" на 8805.
Принимаются все доступные частоты 44...192 кГц как по коаксиалу, так и по оптике.
Предыдущая пробная версия софта была сильно глючной. Да и сама микросхема WM8805 оказалась весьма капризной по сравнению с AK4113.

---------- Сообщение добавлено 11:44 ---------- Предыдущее сообщение было 11:25 ----------

Нашлась причина и обезврежена мелкая проблемка с коротким шипением при первом включении питания.
Кому сильно мешало можно обновить.

---------- Сообщение добавлено 17:20 ---------- Предыдущее сообщение было 11:44 ----------

С пульта ДУ теперь возможно цифровыми кнопками выбрать сразу нужный вход. Даже если он "пропущен" при работе энкодером.

[Turbo_man]

Есть ещё в наличии SM5845, но нет аппарата с нею для считывания шины управления. Буду благодарен тому, кто даст аппарат DENON с SM5845 на время изучения.

Аппарат для опытов нашёлся.
Буду изучать команды управления и сам ЦФ SM5845AF.
Весьма любопытно.

[Turbo_man]

Сделал 1-ю версию прошивки для основной платы ФИФО без плат индикации и СПДИФ (спдиф софтово декодируется в ПЛИС).
Теперь выход у платы только полноценный конвейерный (сейчас для 4-х шт. TDA1541 каждая на скорости 16Fs) и к ней подключается платка с ЦФ DF1706E. Весьма компактный "одноплатный" вариант получился.

---------- Сообщение добавлено 17:39 ---------- Предыдущее сообщение было 17:29 ----------

И фото:



---------- Сообщение добавлено 17:42 ---------- Предыдущее сообщение было 17:39 ----------

Не доделан ещё I2S-вход от USB-модуля с платой развязки. Но лично мне он и не нужен совсем. ФИФО имеется.

192кГц по оптике тоже без проблем.

[Михаил45]

Поздравляю! Интересная игрушка-зверушка. Как поет?

[Turbo_man]

Да тут ничего особо нового нет. Плата то старая. Просто тут почти всё необходимое собрано в 1 месте. В новой ревизии платы ФИФО наверно надо уместить ещё 1 панельку на 14 или 16 контактов для микры ЦФ.
Поёт нормально, как большой вариант с 4мя цапами, только 8 подключить невозможно.

[dortonyan]

Turbo_man, Владимир, приветствую.
Вы как-то писали, что попробуете сделать FIFO на блоках памяти в FPGA. Получилось из этого что-нибудь? Хватает небольшого объема памяти, или все равно приходится использовать внешнюю?

[Turbo_man]

Приветствую, Алексей. Да, получилось. В теме про DF2 я об этом вроде написал. Мы там же обсуждали куда удобнее указатель при чтении ставить (в начало, конец или середину при известном знаке разности). Я пока остановился на середине. При небольшой разности частот так проще.

---------- Сообщение добавлено 11:30 ---------- Предыдущее сообщение было 11:27 ----------

У меня получился вариант разности частот при включении один знак, а при прогреве знак менялся. Поэтому отказался от первоначальной идеи по выбору начала или конца буфера.

---------- Сообщение добавлено 11:34 ---------- Предыдущее сообщение было 11:30 ----------

У меня буфер получился 4096 слов на 48 бит. Если не путаю. При компиляции иногда выходила ошибка нехватки ОЗУ. Тогда я уменьшал потребности самого цф2. Там же есть возможность немного ужиматься.

---------- Сообщение добавлено 11:43 ---------- Предыдущее сообщение было 11:34 ----------

Компилятор не даёт возможности использовать озу по максимуму. Он после ужатия оставляет часть озу неиспользованной, хотя по объёму можно было бы немного увеличить разрядность цф2.

---------- Сообщение добавлено 13:14 ---------- Предыдущее сообщение было 11:43 ----------

Вот нашёл, когда сообщал про это:

https://forum.vegalab.ru/showthread....=1#post3179225

Индикацию заполнения буфера тоже сделал.

[dortonyan]

Понял, спасибо.
Т.е. получается на практике небольшого буфера хватает?
По индикации видно как быстро буфер переполняется?
Какого-то дополнительного алгоритма, типа сброса адресов по нулевому потоку на входе, не используете?

Компилятор не даёт возможности использовать озу по максимуму. Он после ужатия оставляет часть озу неиспользованной

Смотрите в мануале допустимые разрядности для памяти.
Логика компилятора такая, что он при объединении блоков памяти старается использовать параллельное включение, т.к. оно не требует дополнительных ресурсов. Вплоть до снижения разрядности каждого блока до 1 бита.
Скажем, если блок памяти имеет объем 4к, то для 9 бит это 512 отсчетов, т.е. 9х512 =4608 бит. А для 1 бита это будет 4096 отсчетов, т.е. 4096 бит.
Можно видеть, что если разрядность памяти не кратна 9 битам, то 1/9 часть объема мы уже потеряли.
В общем для оптимизации памяти надо вручную продумывать распределение данных, и для максимального использования оперировать разрядностями кратными 9 битам.
Тогда при использовании данных кратных 8 битам придется использовать память шириной 72 бита: восемь блоков памяти, каждый шириной 9 бит.
Но "бесплатных пирожен не бывает", поэтому более сложное распределение памяти придется компенсировать дополнительной логикой.

[Turbo_man]

Т.е. получается на практике небольшого буфера хватает?

Для меня да. Т.к. у меня dF<1Hz.

По индикации видно как быстро буфер переполняется?

Вот тут писАл:
https://forum.vegalab.ru/showthread....=1#post3179255
Сейчас половина от этого. 2 часа. Т.к. стартую при буфере 50%.

Какого-то дополнительного алгоритма, типа сброса адресов по нулевому потоку на входе, не используете?

Мне нет смысла. Хотя я когда-то так пробовал. Вроде начало трека могло проглатывать.

более сложное распределение памяти придется компенсировать дополнительной логикой.

Это понятно.

[dortonyan]

Спасибо Владимир, все понял.
Буду наверное тоже пробовать. Под 4-ый циклон, самый мелкий.
Там 270 кбит памяти, из которых около 200 можно выделить под FIFO.

P.S.
Есть кстати еще идея - "ужимать" 24-х битные входные данные до 18 бит с дизером и шейпером (получается кратно 9).
24-х битные записи обычно еще и частоту семплирования имеют не ниже 96 кГц. Поэтому за счет шейпинга можно получить хороший SNR.
А 44к это как правило 16 бит, которые и так нормально поместятся.

[Turbo_man]

Успеха. Ждём отчета.
Да, 18 бит интересно, т.к. 90% контента и есть 44/16. Правда не удастся ФИФО сделать 8192х36. Это уже 288Кбит. Нужно 8192 ограничить иным числом.
Штатный мега-визард не позволяет такие вольности. На верилоге наверно будет возможно.

[dortonyan]

Успеха. Ждём отчета.

Спасибо, но это еще дело не скорого времени. Пока только прикидываю для нового проекта - можно ли обойтись без отдельной микрухи sdpif рессивера.
Есть еще вариант сделать тактирование на перестраиваемом генераторе Si514. Возможно заложу его на плату вместе с парой TCXO генераторов.

Да, 18 бит интересно, т.к. 90% контента и есть 44/16.

Вот и я про то. У меня контента 24/96 - по пальцам пересчитать. Ну и на 18 битах даже без шейпера шум получается небольшой.

Правда не удастся ФИФО сделать 8192х36. Это уже 288Кбит. Нужно 8192 ограничить иным числом.
Штатный мега-визард не позволяет такие вольности. На верилоге наверно будет возможно.

Да, самодельный буфер можно сделать произвольной длины, просто что логика будет сложнее. Но с ресурсами логики вроде как проблем нету.

[Turbo_man]

можно ли обойтись без отдельной микрухи sdpif рессивера

Конечно, можно. У меня же работает. Правда без 1 встроенного PLL модуля не обойтись. У меня наплатный ген 50МГц умножается на 3. И им семплируется спдиф поток. (Умножить на 3 гены 1024Fs у меня не позволяет готовая демо-платка, т.к. входы глобальных клоков не выведены, кроме 1 и он занят. Иначе бы так и сделал). Готовый модуль на верилоге есть в твоей теме про DF1 или DF2. Тоже про это писал. Успеха.



Немного логики снаружи понадобилось к готовому модулю. На триггерах создаётся LRCK, иначе его там нет.
На счётчике сделан сброс ФИФО и ЦФ, если нет входного спдиф потока.

Чтобы не искать, тут прикладываю файл этого модуля спдиф.

Кстати этот же модуль спдифа тоже работает на EPM1270. Я в этой теме про это писал (266-й пост). И тут как раз для семплирования я использую внешнюю PLL для умножения 1024FS на 3. Так получаю 3072Fs.

Есть еще вариант сделать тактирование на перестраиваемом генераторе Si514. Возможно заложу его на плату вместе с парой TCXO генераторов.

По-моему, это перебор. ОЗУ же будет всё равно простаивать почти целиком.

А нельзя ли за счёт использования большего числа умножителей как-то уменьшить потребность ЦФ в ресурсах ОЗУ?
Сейчас такие задействованные:

[dortonyan]

А нельзя ли за счёт использования большего числа умножителей как-то уменьшить потребность ЦФ в ресурсах ОЗУ?

Не, так не получится. Одно с другим никак не связано.
Можно выкраить ОЗУ за счет сокращения наборов коэф-тов. Тогда освобождается еще один, а может и два 9к блоков памяти.
Но для 4-го циклона что это решает? Если фифо делать длинной кратной 2^N, то получается что из 30 блоков используется только 16.