ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[Soundman84]

Подскажите, как мне "подружить" вот такой шлейф с обычными пинами аманеры или др транспорта? Какой то переходник нужен видимо...

[Delta213]

Подскажите, как мне "подружить" вот такой шлейф с обычными пинами аманеры или др транспорта? Какой то переходник нужен видимо...

Разрежь на пару сантиметров каждый проводник, припаяй нужный шлейф и в термоусладку.

2All Мне нужно сделать NOS цап, не спрашивайте зачем, просто нужно. Сам цап клон этого:
https://forum.vegalab.ru/showthread....18037&page=485
ЦФ удален, вместо него сделал два сепаратора, один аппаратный, другой на алтере, думал скорости 74НС не хватает. Эффект одинаков, работают, но с хрипами. Данные правильно сдвигают, это я вижу, сами данные не изменяются. Если осциллом смотреть, то синус как синус, а на слух с хрипом. В чем может быть проблема?

[Soundman84]

Delta213, не, в том и задача - сохранить заводское, но добавить еще юсб транспорт и селектор для выбора - сидюк или режим цап. Мне уже кое что посоветовали, буду пробовать.
Цап Миро на 1862 отличный, играет великолепно уже пару лет.

[Злой]

но с хрипами

Случаем I2S в LJ не превратился или наоборот.

[Delta213]

Случаем I2S в LJ не превратился или наоборот.

Как я понимаю нет, первые два регистра сдвигают на 11, это выравнивание по RJ. И что еще интересно, на 192/24 щелчков заметно меньше чем на 44/24, ну то-есть дело не в быстродействии.

[dortonyan]

Возможно проблема в сдвиге данных относительно клока.
Для "загрузки" в ЦАП данные должны обновляться по спаду BCK. А на выходе 164 регистра данные обновляются уже по фронту BCK.
По хорошему нужен еще триггер для привязки выходных данных к спаду BCK.

[Serg138]

Delta213, Битклок попробуй проинвертировать.

[Delta213]

По хорошему нужен еще триггер для привязки выходных данных к спаду BCK.

Честно не понял, данные придержать немного? На 2нс могу.

---------- Сообщение добавлено 18:45 ---------- Предыдущее сообщение было 18:45 ----------

Delta213, Битклок попробуй проинвертировать.

Попробую

[dortonyan]

Честно не понял

Изначально данные выглядят так:

А на выходе триггера (даже без сдвигов) так:

Обратите внимание на положение данных относительно клока.
Кстати, раз уж пользуете плисину, то чего не зашьете конвертор I2S to PCM, что я выкладывал? Или по итогу нужна схема на рассыпной логике?

Битклок попробуй проинвертировать.

Сейчас ЦАП некорректно принимает данные, а при инверсии клока 164 логика может начать сбоить.
Нужен триггер пересинхронизации либо на вход 164, либо на входе ЦАП.

[Delta213]

либо на входе ЦАП.

Так стоит пересинхронизатор, и в плисине, и в рассыпухе, что с ним, что без него, хрипы. Правда, не было у меня скоростного триггера, поставил 74НС174 и всё им пересинхронизирую от клока аманеро.

---------- Сообщение добавлено 21:35 ---------- Предыдущее сообщение было 21:30 ----------

Кстати, раз уж пользуете плисину, то чего не зашьете конвертор I2S to PCM, что я выкладывал?

Алексей, я сам хочу сделать, или хотя бы понимать что делаю, в верилоге не разбираюсь, много времени надо потратить на изучение, не стоит моё увлечение таких трудов, применить эти знания будет практически ни к чему. Мне схемно проще.

---------- Сообщение добавлено 21:39 ---------- Предыдущее сообщение было 21:35 ----------

А на выходе триггера (даже без сдвигов) так:

Получается, надо битклок через триггер пустить, еще бы увидеть как-то эти изменения, мой осцилл вряд ли такое покажет, специально для такого купил анализатор, но пока одни расстройства с ним.
https://forum.vegalab.ru/showthread.php?t=95137

[dortonyan]

Delta213, попробуйте тогда как на вашей схеме, только в добавьте на выходы DR DL еще по одному D-триггеру. А клок на эти два триггера подайте инверсный.
Только на регистре IC2 возможно нужно будет брать сигнал не с 5-го, а с 4-го вывода. Без симулятора затрудняюсь сказать как правильно, надо графики рисовать.

[Delta213]

В железе все сильно усложняется, да и места уже нет на универсалке, буду алтеру допиливать.

[dortonyan]

Это понятно, я про ПЛИС имел ввиду, полагая что там такая же схема.

---------- Сообщение добавлено 21:59 ---------- Предыдущее сообщение было 21:38 ----------

Еще момент: сигналы LRC и BCK тоже нужно пропускать через ПЛИС, чтобы выровнять задержки с данными.

[Turbo_man]

Странно. Я всегда считал, что если нужные фронты выбраны верно, то задержки до полпериода битклока не имеют значения.

---------- Сообщение добавлено 01:07 ---------- Предыдущее сообщение было 01:04 ----------

Важно, чтобы данные и лрклок менялись по одинаковому фронту битклока. Обычно принято по заднему фронту.

[Delta213]

Похоже проблема имеет место быть, может быть 1862 более толерантно относится к временным сдвигам, а с 63 такое не проходит. Вот фрагмент сепаратора для пцм179Х, обратите внимание на нижние элементы.


---------- Сообщение добавлено 08:17 ---------- Предыдущее сообщение было 08:16 ----------

Еще момент: сигналы LRC и BCK тоже нужно пропускать через ПЛИС, чтобы выровнять задержки с данными.

Конечно пропущены. Сейчас допилю проект, наделаю всяких вариантов выхода, благо ног хватает.

[Злой]

I2S to PCM, что я выкладывал

а где это было?

[Delta213]

Кажется это, проверьте.123.zip
Да, точно это.

Наваял в проекте еще и инверсию битклока и сдвижку его на такт мастерклока, и два такта мастерклока и еще в добавок с инверсией, ну а чо, алтера все стерпит буду пробовать. И до кучи, все тоже самое, но придерживаю не битклок, а дату на 1, 2, 3 такта.

[dortonyan]

До кучи еще версия I2S to PCM конвертера, с конфигурируемыми разрядностью и форматом, опцией разрывного/неразравного битклока, и выходом для деглитчера с конфигурируемой скважностью.

[Delta213]

Как компактно, все-же надо верилог осваивать.

[dortonyan]

Не, ну если делать совсем простую схему, типа сдвигового регистра, то на верилоге по ресурсам будет то же самое.
А вот когда необходима комбинаторная логика, то верилог (или VHDL) не просто компактнее, а вообще безальтернативен. Такое сочинить самостоятельно не реально (про трудоемкость вообще молчу), даже используя специальные методики синтеза, типа "карт Карно".
Здесь в первом посте (или в гугле) есть статьи "Verilog Lessons" с примерами в графике, а так же "Знаковая арифметика в Verilog". Для начального освоения языка этого достаточно.