Построение аудио АЦП для себя любимого

[svolkovoy]

про ЦАПы уже 2 ветки наплодили - начнем про АЦП.
Итак первое - какие изделия из сигма дельт лучше? Вообше и из имеющегося в наличии (ад1871 и пцм1804).
если делать на АЦП последовательного приближения (есть ад7679 и адс8382) то надо ли делать передискретизацию и цифровую фильтрацию для понижения частоты до нужной? Пока все, потом начнем про входные каскады и т.д. и т.п.

[VasilyN]

Сам началь делать для себя АЦП на AD76xx серии.

Можно ссылку на даташит (7674)?
О, уже нашёл, ничё, что он не дифференциальный, в отличие от ADS8382?
А то я в этом не разбираюсь

Только вот финансировать разработку приходится из собственного кармана

[pokos]

Ну, Тексас я взял для примера, а не как догму.

Дело в том, что все "цифровики" забывают, что нужно еще чтобы не было грязи в аналоговом сигнале. В том варианте, который предлагаете Вы, имхо, из-за цифровых ВЧ помех вытянуть конфетку звукового сигнала - увы, нереально, так что использовать 10-бит 100МГц АЦП, увы, для звука не получится.

Во-первых, я не забываю, во-вторых, это может показаться странным, но помехи этого АЦП в звуковом диапазоне легко могут оказаться на порядки меньше, чем у более низкочастотных.

Опять таки, не будем забывать, что АЦП не идеальный, не из учебника. Например, имеет место тепловой дрейф параметров у этого 10 бит АЦП. Причем для такого АЦП он будет очень большой. Как нелинейность будете компенсировать? Тем более если она нестабильна во времени?

Внимательно почитав описание этого АЦП, нетрудно понять, что его нелинейность не зависит от температуры. Компенсировать же сдвиги хар-ки не более трудно, нежели у других АЦП.

Дельта-сигма 1 бит модулятор свободен от нелинейности. Для "мультибитовых дельта сигм" ЦАП/АЦП основная проблема, которую решали буржуи - это калибровка "мультибит" дельта-сигма модулятора, чтобы обеспечить линейность преобразователя.

Про то, что 1-битный модулятор свободен от нелинейности - миф. Хотя бы потому, что сумматор не может быть бесконечно линейным. Любые ключи тоже нелинейны, а они там в любом случае есть.
Калибровка, да, дело непростое, но вполне решаемое.

Кстати, в указанной теме Дмитрий совершенно правильно приводит катастрофическое обстоятельство - необходимость сшивки нескольких АЦП в одну шкалу. Попробуйте разок сшить хотя бы два АЦП, после этого трудности с моим вариантом покажутся Вам семечками.... А ещё у SAR есть такая штука как потерянные коды.

[VadimSCH]

pokos, ладно, прошу прощения за "цифровиков", был неправ.

Про то, что 1-битный модулятор свободен от нелинейности - миф. Хотя бы потому, что сумматор не может быть бесконечно линейным. Любые ключи тоже нелинейны, а они там в любом случае есть.

Согласен. Совершенно справедливо.

Но с 1-битом хотя бы нет проблемы калибровки нескольких разрядов с различным температурным дрейфом каждого из них. Поэтому хотя бы монотонность гарантируется.

Внимательно почитав описание этого АЦП, нетрудно понять, что его нелинейность не зависит от температуры. Компенсировать же сдвиги хар-ки не более трудно, нежели у других АЦП.

Если можно, ссылку на даташит, какой это АЦП. Не могу представить себе, как это может быть в принципе: "не зависит от температуры".

Кстати, в указанной теме Дмитрий совершенно правильно приводит катастрофическое обстоятельство - необходимость сшивки нескольких АЦП в одну шкалу. Попробуйте разок сшить хотя бы два АЦП, после этого трудности с моим вариантом покажутся Вам семечками.... А ещё у SAR есть такая штука как потерянные коды.

Вот вот. А что, разве у параллельного АЦП на компараторах нет проблемы пропуска кодов?

И я не понимаю, почему проблема "сшить" разряды 10-битного АЦП, у которого точность гарантирована не лучше 10-го бит для каждого из разрядов, проще, чем задача "сшить" хотя бы два 18-битных АЦП, у которых точность гарантированна не хуже 16- бит (монотонность, если я не путаю про AD7674).

Вот, из даташита на AD7674:

Integral Linearity Error –2.5 +2.5 LSB
(2 LSB means Least Significant Bit. With the ±4.096 V input range, 1 LSB is 31.25 µV.)
Differential Linearity Error –1 +1.75 LSB (то есть, монотонность до 17 бит гарантируется производителем).

Ну и, как сшивать, в том числе в Вашем случае, если температурный дрейф АЦП у Вас окажется больше, чем 31,5 микровольт????

Пожалуйста, если можно, обоснуйте, почему для 100МГц параллельного АЦП эта задача решается проще? Как? Хотелось бы понять.


VasilyN,

О, уже нашёл, ничё, что он не дифференциальный, в отличие от ADS8382?

Как это не дифференциальный? Входы + и - на схеме AD7674, это что? Может, Вы не в тот даташит смотрите?

[VasilyN]

Как это не дифференциальный? Входы + и - на схеме AD7674, это что? Может, Вы не в тот даташит смотрите?

Угу, fully differential, не туда глянул

[pokos]

Если можно, ссылку на даташит, какой это АЦП. Не могу представить себе, как это может быть в принципе: "не зависит от температуры".

Конкретный АЦП я не указывал, они все близнецы-братья (в этом смысле). Однако, у параллельных АЦП (не путать с параллельными ЦАП) параметры плывут параллельно для всех ячеек, имеет значение только градиент температуры на кристалле, а он незначителен. Поэтому хар-ка плавает, а нелинейности - нет!


[/QUOTE]Вот вот. А что, разве у параллельного АЦП на компараторах нет проблемы пропуска кодов? [/QUOTE] А для Вас это новость?

.....проще, чем задача "сшить" хотя бы два 18-битных АЦП, у которых точность гарантированна не хуже 16- бит

Во-первых именно поэтому и сложнее, что абсолютные допуски у 16 бит меньше. Во-вторых, у меня АЦП в одном корпусе, с одной температурой. В-третьих, самых главных, мне нужно "сшить" не абсолютные значения полных шкал, а два соседних отсчёта разностей.

Ну и, как сшивать, в том числе в Вашем случае, если температурный дрейф АЦП у Вас окажется больше, чем 31,5 микровольт????

Дело в том, что постоянный ток меня не интересует, а АЦП у меня всего один и "сшивается" он сам с собой методом Д\С. Задача "сшивки" дельта- и сигма- звеньев гораздо сложнее (понятно, если там не один бит).

[VadimSCH]

]Конкретный АЦП я не указывал, они все близнецы-братья (в этом смысле). Однако, у параллельных АЦП (не путать с параллельными ЦАП) параметры плывут параллельно для всех ячеек, имеет значение только градиент температуры на кристалле, а он незначителен. Поэтому хар-ка плавает, а нелинейности - нет!

Вот вот. А что, разве у параллельного АЦП на компараторах нет проблемы пропуска кодов?

А для Вас это новость?

pokos, Да, для меня это новость. Если Ваш компаратор имеет точность меньше 1LSB (1/1024 FS для 10 бит), то спокойненко и 10-бит параллельный АЦП может иметь пропущенные коды!
Впервые слышу, что у параллельных АЦП нет проблемы пропуска кодов!!! Проблемы пропуска кодов нет, только если помнить, что у параллельного АЦП резистивная матрица - делитель монотонна (разумеется монотонна, куда она денется, закон Ома).
Но не надо забывать, что после матрицы-делителя стоят 1024 компаратора, каждый из которых имеет свою индивидуальную ошибку, которая может быть и больше 1 LSB. И это ограничивает точность параллельных преобразователей. И запросто вызывает пропуск кодов.
Насчет близнецы братья - не уверен. Я, к сожалению, сейчас не работаю с быстрыми АЦП. Приведите хотя бы один пример, почитаю PDF.

И еше. Если я правильно понимаю идею дельта-сигмы, весь фокус в том, чтобы компаратор (в модуляторе) на входе дельта-сигмы был очень малошумящий. Если 20 бит, то собственный шум компаратора должен быть не больше 4мкВ (4µV = 1LSB for 20 bit, 4 Volt FS). А второй фокус - в том, чтобы дрейф был также не хуже 1LSB/20_бит во все время непрерывной работы АЦП после очередной перекалибровки, если хотим хотя бы 20 бит получить. Для мультибит дельта-сигма чипов буржуи обе эти задачи решили. А для Вашего 10 бит АЦП, где физическое, а не математическое устройство, которое обеспечит нужную точность? Где этот точный малошумящий компаратор?
Пока что не понял Вашу идею.

[pokos]

pokos, Да, для меня это новость. Если Ваш компаратор имеет точность меньше 1LSB (1/1024 FS для 10 бит), то спокойненко и 10-бит параллельный АЦП может иметь пропущенные коды!

Может, да, но это не значит, что имеет. Входные транзисторы компараторов давно научились подгонять лазером. Кроме того, некоторые случаи такого пропуска легко корректируются логикой при калибровке АЦП на заводе. Даташит какой-не-то поищу на досуге.

И еше. Если я правильно понимаю идею дельта-сигмы, весь фокус в том, чтобы компаратор (в модуляторе) на входе дельта-сигмы был очень малошумящий.

Совершенно верно, однако компаратор в SAR имеет такие же требования, в параллельном АЦП - тоже, поэтому по данному параметру нет никакой разницы между методами преобразования. Кстати, в мультибитной дельтасигме нужен не компаратор, а сумматор (точнее, вычитатель).

А второй фокус - в том, чтобы дрейф был также не хуже 1LSB/20_бит во все время непрерывной работы АЦП после очередной перекалибровки, если хотим хотя бы 20 бит получить.

Второй фокус не проходит, потому что постоянная составляющая нам не нужна, а все эти дрейфы заведомо более медленные, чем интересующие нас звуковые колебания.

[VadimSCH]

Добавление:
Для АЦП типа SAR его компаратор всегда работает на максимальной скорости при заданном для данного чипа времени преобразования.

А вот для параллельных АЦП, для динамического сигнала, в отличие от статического режима, есть еще проблема "неодновременности" срабатывания компараторов, из-за чуть-чуть отличающихся в пределах разброса, скоростей нарастания для компараторов на кристалле.
И это вызывает специфическую проблему "выпадения кодов" в динамическом режиме, причем ИМЕННО для ПараллельныХ АЦП. То есть, выпадение кодов появляется только в случае ВЧ сигнала на входе, со скоростью нарастания близкой к предельной для данного АЦП. (об этом есть в Application Notes у BurrBrown/Ti, и, вероятно, у ADI тоже есть в аналогичных AppNotes).

[ADDED=VadimSCH]1130330464[/ADDED]

Второй фокус не проходит, потому что постоянная составляющая нам не нужна, а все эти дрейфы заведомо более медленные, чем интересующие нас звуковые колебания.

Не понял. Или Вы меня не понимаете?
Если у нас 1 бит, тогда да. Мало ли как он плавает, главное, его "плавание" влияет только на МАСШТАБ по постоянке. Ну и ладно...
А вот для мультибит дельта сигмы, важно, чтобы взаимное рассогласование весов каждого разряда было не выше, чем заявленная точность. И если хоть один из разрядов уплывет относительно другого больше, чем на 1LSB от заявленной точности, то все, прощай монтонность (и привет, пропуски кодов). И это должно соблюдатсья, после первичной калибровки, за все время работы между очередными перекалибровками. Разве я не прав?

Кстати, в мультибитной дельтасигме нужен не компаратор, а сумматор (точнее, вычитатель).

А после сумматора что? Вроде бы это опять-таки компаратор, или несколько компараторов (если там параллельный АЦП)???

[pokos]

http://focus.ti.com/lit/ds/symlink/ads5103.pdf
Скорость поменьше, зато есть график диф. нелинейности.

А вот для параллельных АЦП, для динамического сигнала, в отличие от статического режима, есть еще проблема "неодновременности" срабатывания компараторов, из-за чуть-чуть отличающихся в пределах разброса, скоростей нарастания для компараторов на кристалле.

Совершенно верно. Поэтому не нано раскоксовывать параллельные АЦП, а пользовать их в соответствие с параметрами даташитов, читать аккуратно.

Не понял. Или Вы меня не понимаете?....

Думаю, недопонимание обоюдное. В многобитной дельтасигме потерянные коды будут только, если дрейф превышает младший разряд за время выборки. В дельта-сигме НЕ сшиваются участки шкалы, а сшивается, грубо говоря, интеграл сигнала с производной.
Ещё потерянные коды запросто получаются из-за разницы в отсчётах ЦАП и АЦП многобитной дельтасигмы.

А после сумматора что? Вроде бы это опять-таки компаратор, или несколько компараторов (если там параллельный АЦП)???

Дык, и я о том же. Разница была только в уровнях представления структуры.

[VadimSCH]

http://focus.ti.com/lit/ds/symlink/ads5103.pdf Скорость поменьше, зато есть график диф. нелинейности.

Скачал. Читаю. Первое, что бросилось в глаза, это на странице 7, смотрите,
td(latency)=6*(1/Fsample).
То есть, это конвейерный АЦП, на входе стоит 4 бит параллельный АЦП, и за 3 стадии (оцифровки)-ЦАП-масштабирования эти 4 бита превращаются в (3*4)=12 бит, затем младшие 2 бита из этих 12 отбрасываются (а для Вас это означает, что прощай, точность, в отброшенных младших битах была вся надежда на возможность извлечь что-то младше, чем 10-й бит), и получившиеся 10 бит выдаются на выход АЦП. ЭТО КОНВЕЙЕРНЫЙ АЦП, а не параллельный!

Если бы это был истинный параллельный АЦП на 10 бит, то у него не было бы "Латенси", он выдавал бы данные в конце каждого t=1/Fs цикла преобразования, при этом он имел бы 1024 компаратора на чипе, имел бы немерянную стоимость, огромную площадь кристалла, и ЖРАЛ бы немерянно Ватт / миллиампер (представляете, сколько тока потребляют 1024 БЫСТРЫХ аналоговых компаратора). Раньше Аналог и Бурр делали такие компараторы. Только в наше время такие мастодонты уже экзотика, гораздо более редкая, чем PCM63 или AD1862. !

[ADDED=VadimSCH]1130332312[/ADDED]
Добавление:

Ещё потерянные коды запросто получаются из-за разницы в отсчётах ЦАП и АЦП многобитной дельтасигмы.

Ну так и я об этом! Вот для многобитовых дельтасигм, про калибровку я и говорю, что не должна уплывать, за все время после очередной перекалибровки чипа. (Хм, надо будет мне еще раз подумать, с какой точностью она не должна уплывать ...)

[pokos]

Скачал. Читаю. Первое, что бросилось в глаза, это на странице 7, смотрите,

Вывод весьма опрометчивый. Это время должно включать:
1. Один цикл установления УВХ.
2. Один цикл срабатывания АЦП
3. Один цикл для защёлкивания данных в выходном регистре.
Как минимум.

[pokos]

....Если бы это был истинный параллельный АЦП на 10 бит, то у него не было бы "Латенси", он выдавал бы данные в конце каждого t=1/Fs цикла преобразования, ...

Дык, он так и даёт! Латенсия эта по-нашему - время задержки от входа до выхода.

[VadimSCH]

Поправка/Добавление. Поторопился я немного (я читал у Аналога структуру их быстрых АЦП, там были именно 3 стадии по 4 бит преобразование).

Вот что дальше прочитал в даташите на этот АЦП от БуррБраун-Техас (на странице 15 даташита):

analog-to-digital converter
The ADS5102/3 is designed using a switched capacitor pipeline architecture fabricated in CMOS process. The pipeline architecture is implemented with 10 stages, thus allowing for high conversion speed and exceptionally low power. Each of these 10 stages produces one digital bit per stage. Both rising and falling edges of the clock are used so the signal propagates thru the pipeline every half clock or five total clocks. Digital error correction uses another 1/2 clock cycle at the end; thus the total pipeline latency is 5.5 clocks. (Refer to timing diagram on page 7)
10-stage operation
The signal is sampled by the SHA. The first stage is digitized by 1.5 bits and sent to the digital error correction block. This digitized value is then applied to a DAC, which recreates the analog value that has been digitized. This value is then fed into a summing junction with the original input signal. The summing junction subtracts the converted value from the original signal. This is known as the residue voltage. This residue voltage is then amplified by a factor of 2x and transferred to the next stage. This is repeated for each of the 10 stages.
Each of the 10 pipeline stages, as well as the sample and hold amplifier, is differential in nature. This allows rejection of any common mode signal. Thus a signal seen on Ain+ and Ain– is differentially seen as 0 V on the output. This fully differential architecture allows higher ac performance of the ADC by reducing noise susceptibility.

Вот оказывается, как! Еще хитрее. 10-стадийный конвейер. Фактически, это уже почти дельта-сигма . (шутка)

[ADDED=VadimSCH]1130333931[/ADDED]

Дык, он так и даёт! Латенсия эта по-нашему - время задержки от входа до выхода.

Не, что-то не понимаем мы друг друга . Латенсия эта - это как раз время на работу конвейера. А то, что он каждый такт выдает новый отсчет - это понятно.
А вот если бы он был действительно ПАРАЛЛЕЛЬНЫЙ, то не было бы никакой латенсии. Каждый такт - готов новый отсчет, без задержки, сразу на выходе .
Попробую поискать такие среди древних образцов АЦП от Аналога, но уже не сегодня. Сегодня я заканчиваю. Домой.

[pokos]

А вот если бы он был действительно ПАРАЛЛЕЛЬНЫЙ, то не было бы никакой латенсии. Каждый такт - готов новый отсчет, без задержки, сразу на выходе

Нифига подобного! Задержки, которые я написал выше именно для случая полностью параллельного АЦП. Если выкинуть УВХ и выходной регистр, то получится что-то вроде 1107ПВ6.

[VadimSCH]

Нифига подобного! Задержки, которые я написал выше именно для случая полностью параллельного АЦП. Если выкинуть УВХ и выходной регистр, то получится что-то вроде 1107ПВ6.

ОК. Согласен, что около 2 тактов может быть задержка. Поищу даташиты на старичков от Аналога и Бурра, завтра отпишу.

[sia_2]

pokos, Да, для меня это новость. Если Ваш компаратор имеет точность меньше 1LSB (1/1024 FS для 10 бит), то спокойненко и 10-бит параллельный АЦП может иметь пропущенные коды!
Впервые слышу, что у параллельных АЦП нет проблемы пропуска кодов!!! Проблемы пропуска кодов нет, только если помнить, что у параллельного АЦП резистивная матрица - делитель монотонна (разумеется монотонна, куда она денется, закон Ома).
Но не надо забывать, что после матрицы-делителя стоят 1024 компаратора, каждый из которых имеет свою индивидуальную ошибку, которая может быть и больше 1 LSB. И это ограничивает точность параллельных преобразователей. И запросто вызывает пропуск кодов.
Насчет близнецы братья - не уверен. Я, к сожалению, сейчас не работаю с быстрыми АЦП. Приведите хотя бы один пример, почитаю PDF.

Там проблема с динамическими ошибками (зависимостью эффективного порогов компараторов от скорости сигнала и неидеальная одновременность их стробирования плюс шум самих компараторов).

И еше. Если я правильно понимаю идею дельта-сигмы, весь фокус в том, чтобы компаратор (в модуляторе) на входе дельта-сигмы был очень малошумящий. Если 20 бит, то собственный шум компаратора должен быть не больше 4мкВ (4µV = 1LSB for 20 bit, 4 Volt FS). А второй фокус - в том, чтобы дрейф был также не хуже 1LSB/20_бит во все время непрерывной работы АЦП после очередной перекалибровки, если хотим хотя бы 20 бит получить. Для мультибит дельта-сигма чипов буржуи обе эти задачи решили. А для Вашего 10 бит АЦП, где физическое, а не математическое устройство, которое обеспечит нужную точность? Где этот точный малошумящий компаратор?
Пока что не понял Вашу идею.

Идея дельта-сигмы в том, что ПЕРЕД малоразрядным АЦП (в частном случае - компаратором) стоит ЧАСТОТНО-ФОРМИРУЮЩАЯ ЦЕПЬ, которая, будучи включена в петлю ООС, ПЕРЕРАСПРЕДЕЛЯЕТ спектр ошибок квантования (то есть, упрощенно говоря, вносит дополнительное усиление на нужных частотах перед компаратором), в результате чего шумовая полоса АЦП практически совпадает с полосой сигнала. А шумовая полоса SAR АЦП принципиально примерно в (2..4 * число бит) раз шире, соответственно у них и получается больший шум..
Эта частотно-формирующая цепь может быть сделана весьма малошумящей, по сути это усилитель со специальной формой АЧХ/ФЧХ. Основные проблемы сигма-дельта АЦП - это энергопотребление и помехи от цифрового фильтра, а также и качество встроенного ЦАП (в первую очередь в отношении собственного шума опорного источника). Мультибитными сигмадельты делают именно для облегчения этих проблем, идя на потерю идеальной одинаковости ступенек. Это компромисс, но посмотрите AD7763 или 7760, и многое станет ясно.

[VadimSCH]

Прошу прощения, вчера не смог написать то, что обещал посмотреть по АЦП flash архитектуры.

Сначала попробую ответить:

Там проблема с динамическими ошибками (зависимостью эффективного порогов компараторов от скорости сигнала и неидеальная одновременность их стробирования плюс шум самих компараторов).

sia_2, Я то же самое, только в других словах пишу в моих сообщениях, в частности, в сообщении (https://forum.vegalab.ru/showthread....8493#post98493):

для параллельных АЦП, для динамического сигнала, в отличие от статического режима, есть еще проблема "неодновременности" срабатывания компараторов

– про динамические ошибки, и про шум я также писал.

Про дельта-сигму:

Идея дельта-сигмы в том, что ПЕРЕД малоразрядным АЦП (в частном случае - компаратором) стоит ЧАСТОТНО-ФОРМИРУЮЩАЯ ЦЕПЬ, которая, будучи включена в петлю ООС, ПЕРЕРАСПРЕДЕЛЯЕТ спектр ошибок квантования (то есть, упрощенно говоря, вносит дополнительное усиление на нужных частотах перед компаратором), в результате чего шумовая полоса АЦП практически совпадает с полосой сигнала.

Это так, тем не менее, Ваши слова не противоречат тому, что я писал, что:

весь фокус в том, чтобы компаратор (в модуляторе) на входе дельта-сигмы был очень малошумящий.

В самом деле, входной аналоговый фильтр, в рабочей полосе частот АЦП, по определению, должен иметь коэффициент передачи 1, передавать полезный сигнал в рабочей полосе без ослабления. Затем идет компаратор. Качество этого компаратора, плотность шумов в рабочей полосе частот определяет качество АЦП. Если спектральная плотность шума компаратора в рабочей полосе частот будет большой, то дальше спектральные компоненты шума компаратора, которые находятся в рабочей полосе частот, будут усилены вместе с полезным сигналом в цифровом фильтре. Получить в рабочей полосе частот АЦП соотношение сигнал/шум лучше, чем обеспечит компаратор (т.е. лучше, чем собственная спектральная плотность шумов компаратора в рабочей полосе), в любом случае не удастся.
Поэтому требования к компаратору очень высокие. Разве это не справедливо?

(Для желающих - AppNote от Аналог Девайса - довольно подробно структура дельта-сигма преобразователей описана в http://www.analog.com/UploadedFiles/...58171AN283.pdf (файл большой, 1,7Мбайт).

Это компромисс, но посмотрите AD7663 или 7660, и многое станет ясно.

sia_2,, пожалуйста, подробнее, я не понял, что Вы хотели сказать этой фразой. На мой взгляд, AD76xx (PulSar) серия АЦП, имеющих архитектуру последовательного приближения (SAR) на коммутируемых конденсаторах, это очень перспективная серия АЦП. Имхо, для высококачественной оцифровки ЗВУКА параметры лучших АЦП серии (AD7674) достаточно высоки, и составляют очень сильную конкуренцию дельта-сигмам, при том, что АЦП SAR архитектуры лишены недостатков дельта сигмы (дельта сигма с очень плохим разрешением отрабатывает переходные процессы, в частности, атаку звука музыкальных инструментов), а мы ведь не синус, мы МУЗЫКУ слушать хотим.
sia_2,, прошу Вас, поясните Вашу мысль про AD76xx серию.
И еще, просьба, немного подробнее о Вашем проекте. Где можно приобрести Ваши АЦП, о которых Вы писали? Или этот вопрос нужно задавать в привате?


2 pokos, про задержку (Latency) в конвейерном (Piplene) АЦП и про параллельные (flash) АЦП.
Посмотрел я старые модели АЦП от Аналога, (вот поиск по AD90xx: http://www.analog.com/en/Search/prod...glish&x=10&y=0 ). Вот справка по ним:
Из этих АЦП истинную flash архитектуру имеют:
- AD9000 – 6 бит 77MSPS АЦП, 64 компаратора - ИМЕЕТ ЗАДЕРЖКУ = менее ПОЛОВИНЫ (1/2) от ОДНОГО такта преобразования;
- AD9002 – 8 бит 150MSPS АЦП, 265 компараторов внутри - ИМЕЕТ ЗАДЕРЖКУ = чуть более 1 такта;
- AD9006, AD9016 – 6 бит 500MSPS АЦП, 64 компаратора - ИМЕЕТ ЗАДЕРЖКУ = чуть более 1 такта;
- AD9012 – 8 бит 100MSPS АЦП, 256 компараторов - ИМЕЕТ ЗАДЕРЖКУ = чуть более 1 такта;
- AD9020 – 10 бит 60MSPS АЦП, 512+1 компараторов (вместо 1024 штук, «хитрая» архитектура от Аналог Девайса)- - ИМЕЕТ ЗАДЕРЖКУ = менее ПОЛОВИНЫ (1/2) от ОДНОГО такта преобразования;
- AD9028/AD9038 – 8 бит 300MSPS АЦП, 256 компараторов - ИМЕЕТ ЗАДЕРЖКУ = чуть более 1 такта;
- AD9060 – 10 бит 75MSPS АЦП, 512+1 компараторов (вместо 1024 штук, «хитрая» архитектура от Аналог Девайса)- - ИМЕЕТ ЗАДЕРЖКУ = менее ПОЛОВИНЫ (1/2) от ОДНОГО такта преобразования;

В то же время, следующие АЦП этой древней AD90xx серии имеют более сложную архитектуру:
- AD9003 – 12 бит 1MSPS АЦП. При этом 12 бит получаютси при помощи 2-х стадий 6-бит flash преобразования, тем не менее, данные на выход выдаются ДО окончания следующехго цикла преобразования, в том же такте, без всякой задержки (но сам АЦП, по современным меркам, конечно, очень медленный) - ИМЕЕТ ЗАДЕРЖКУ = МЕНЕЕ 1 такта;
- AD9005A – 12 бит 10MSPS АЦП имеет ту же архитектуру, что и AD9003, но в 10 раз быстрее; - ИМЕЕТ ЗАДЕРЖКУ = 3 такта преобразования;
- AD9014 – 14 бит 10MSPS АЦП имеет ту же архитектуру, что и AD9003, - ИМЕЕТ ЗАДЕРЖКУ = чуть больше 1 такта преобразования;

[pokos]

2 pokos, про задержку (Latency) в конвейерном (Piplene) АЦП и про параллельные (flash) АЦП...

Титанический труд....Снимаю шляпу!

[sia_2]

Это так, тем не менее, Ваши слова не противоречат тому, что я писал, что: В самом деле, входной аналоговый фильтр, в рабочей полосе частот АЦП, по определению, должен иметь коэффициент передачи 1,

Вот здесь и ошибка - функция аналоговых цепей сигма-дельта модулятора принципиально иная. У них отнюдь не единичный коэффициент передачи в рабочей полосе частот. Они должны создавать ПЕТЛЕВОЕ УСИЛЕНИЕ в цепи ООС через встроенный ЦАП. И это усиление в рабочей полосе частот может превышать 120-140 дБ (AD1879 - CS5397)
То есть, усиление ПЕРЕД компаратором (или малоразрядным АЦП) может быть огромным. Кстати, посмотрите даташит на PCM1760, модулятор там отвратный, много хуже, чем у упомянутых выше, но принцип действия там описан понятнее всего.

передавать полезный сигнал в рабочей полосе без ослабления. Затем идет компаратор. Качество этого компаратора, плотность шумов в рабочей полосе частот определяет качество АЦП. Если спектральная плотность шума компаратора в рабочей полосе частот будет большой, то дальше спектральные компоненты шума компаратора, которые находятся в рабочей полосе частот, будут усилены вместе с полезным сигналом в цифровом фильтре. Получить в рабочей полосе частот АЦП соотношение сигнал/шум лучше, чем обеспечит компаратор (т.е. лучше, чем собственная спектральная плотность шумов компаратора в рабочей полосе), в любом случае не удастся.
Поэтому требования к компаратору очень высокие. Разве это не справедливо?

Несправедливо. См. выше. Реальная проблема не с компаратором (перед ним разностный сигнал усилен весьма конкретно), а со встроенным ЦАП. А по поводу хороших дельтасигм - см. AD7760 и 7763 (их часто путают с 766х, но это другие приборы.)
Что же касается "плохого разрешения на атаках" - это проблемы только плохих сигмадельта-АЦП, "заточенных" строго под прохождение теста на THD при 1 кГц, и генерящих просто помойку при подаче ВЧ, а тем более импульсного сигнала (сам наблюдал на одном из детищ Crystal, что подача всего лишь чистого тона 15 кГц с уровнем -10 дБ привела к появлению кучи паразитных составляющих, много больших, чем в хорошем кассетном магнитофоне).
К нормальным же микросхемам (AD1879, CS5396/7, AK5393/4, PCM4202) реальных претензий ни у кого из профессионалов нет. И SAR АЦП очень сильно уступают им по "прозрачности" на малых уровнях. Что же касается определенной "жесткости", "стеклянности" звучания, она вызвана ничем иным, как длинной импульсной характеристикой фильтра антиналожений. Доказательством является то, что уборка этого фильтра (то есть, переход к DSD - ADMOD79) легко позволяет получить тракт, выдерживающий, в отличие от ИКМ, сравнение с "прямым проводом", т.е. объективно и субъективно прозрачный.

Все эти эксперименты и субъективные экспертизы с самыми разными экспериментальными АЦП для звука на Западе были проделаны еще 10-20 лет назад, и повторять их сейчас "на коленке" просто жалко времени. Уж лучше внимательно изучить подшивку JAES. А на рекламный шум, IMHO, и вовсе не стоит обращать внимания.

[Эзотехник]

К нормальным же микросхемам (AD1879, CS5396/7, AK5393/4, PCM4202) реальных претензий ни у кого из профессионалов нет.

А кто эти профессионалы? Например сравните альбомы Светланы Владимирской 1993 и 2004 г. Деградация полная, даже на акустических версиях песен. Мутно и грязно. Сделано для бумбоксов и одноразовых пластмассовых DVD вертелок.

P.S. Бумажный даташит CS5396/7 за сентябрь 1997 г. содержит текст, который позже исключён.
Appendix A: 64x vs. 128x oversampling modes.
Not available at this time.
Appendix B: External data output to digital filter.
Not available at this time.
Appendix C: Psychoacoustic filter.
See next page.

Сколько у Циррусов срок хранения секретов и целесообразно ли вытягивать из этого АЦП нефильтрованные данные?