Проектируем деглитчер для параллельного ЦАП

[dortonyan]

Несколько лет назад (ох уже 7 лет прошло) я опубликовал свои наработки по схемотехнике составных гибридных параллельных ЦАП на инструментальных конверторах и резисторных матрицах:
https://forum.vegalab.ru/showthread....=1#post1942720

Статья содержит реверс-инжениринг описание схемотехники легендарного гибридного ЦАПа D20400 (с неточностями, но не принципиальными), а так же описание новых вариантов составных ЦАП.
Но на этом схемотехника гибридных ЦАП конечно не исчерпывается, есть множество иных вариантов, в том числе на резисторных сборках. В частности, появление ультрапрецизионных сборок, типа LT5400 со взаимным дрейфом резисторов 0,2ppm позволяет сегодня вдохнуть новую жизнь в хорошо забытую старую схемотехнику параллельных ЦАП.

Однако все эти изыскания построения гибридных составных конвертеров были бы невозможны без деглитчера, описание которого заняло отдельную главу в публикации.
В отличие от схемотехники ЦАП, вариаций построения деглитчеров практически нету. Поэтому описание УВХ в публикации можно считать вполне завершенным.

Тем не менее, в любой схемотехнике есть нюансы, и судя по зародившемуся здесь https://forum.vegalab.ru/showthread....=1#post2979940 обсуждению, таких нюансов достаточно много.
Поэтому предлагаю продолжить в новой ветке. А в качестве опорного варианта схемотехники рассмотреть последнюю собранную вариацию моего составного ЦАП с УВХ деглитчером:
https://forum.vegalab.ru/showthread....=1#post2342889

[dortonyan]

Так моя схема на скрине выше - это она и есть. Из того что пробовал понравилась больше всего.

[Montix]

Я где-то читал, что дополнительно на FPGA можно реализовать алгоритм DPD (Digital predistortion) с обратной связью с выхода для дополнительного уменьшения глитча.

[dortonyan]

Можно.
И не только глитча, но и любые другие нелинейности. С помощью ООС ноиз-шейпера.

[Montix]

Такой деглитчер инвертирует сигнал. Означает ли это, что я должен снова инвертировать сигнал - возможно, в LPF или ранее в FPGA? Чтобы на вход усилителя для наушников шел неинвертированный сигнал.

[dortonyan]

Да сигнал много чего может инвертировать. Обычно кому надо "правильная" фаза - меняют местами клеммы акустического кабеля.
Для наушников можно и в цифре проинвертировать. Но FPGA для этого не обязательна, достаточно проинвертировать в любом удобном месте цифровой сигнал данных.

[Montix]

Алексей, подскажите пожалуйста, постоянная времени деглитчера 1.2кОм * 100пФ = 0.12 мкс. Достаточно ли этого времени для зарядки деглитчера в состоянии SAMPLE? Для ЦАП время установления = 1 микросекунда. Скорость WCK, LTCH составляет 768 кГц (4x192) - т.е. 1,302 микросекунды. Можно ли преобразовать сигнал деглитера DG в соотношение 1 мкс - HOLD и 0,302 мкс - SAMPLE? Будет ли это работать корректно? Текущая ситуация позволяет установить соотношение HOLD/SAMPLE максимум на 59 процентов (DGH_MODE = 11). т.е. 0,78 мкс - HOLD и 0,52 мкс - SAMPLE.

[dortonyan]

Алексей, подскажите пожалуйста, постоянная времени деглитчера 1.2кОм * 100пФ = 0.12 мкс.

Если в делителе ООС резисторы по 1,2к, то RC будет 600 Ом на 100пик (резисторы считаются как включенные в параллель).
На практике проверено, что для 768к такое соотношение работает без проблем. У меня с такими номиналами деглитчер работал даже на 1536к, но там уже чувствуется что скорости выборки не хватает.

Можно ли преобразовать сигнал деглитера DG в соотношение 1 мкс - HOLD и 0,302 мкс - SAMPLE?

В этом проекте примерно такое же соотношение оказалось оптимальным.

Текущая ситуация позволяет установить соотношение HOLD/SAMPLE максимум на 59 процентов (DGH_MODE = 11). т.е. 0,78 мкс - HOLD и 0,52 мкс - SAMPLE.

Для проекта по ссылке выше я допиливал модуль вывода в своем проекте ЦФ, чтобы обеспечить нужный диапазон деглитчера. Какой будет оптимальным - нужно проверять на практике под конкретный ЦАП.
Но в любом случае, даже с неоптимальными таймингами деглитчер заметно снижает нелинейности.

[Alto]

сли в делителе ООС резисторы по 1,2к, то RC будет 600 Ом на 100пик (резисторы считаются как включенные в параллель).
На практике проверено, что для 768к такое соотношение работает без проблем. У меня с такими номиналами деглитчер работал даже на 1536к, но там уже чувствуется что скорости выборки не хватает.

Эх. Денег нет. вот об этом и спорим.

[Montix]

В этом проекте примерно такое же соотношение оказалось оптимальным.

Большое спасибо за советы и ссылку. Это именно то, что я искал.

[dortonyan]

Накануне задумался на счет питания аналоговых ключей для УВХ деглитчера.
Ведь РГ на перемножающем ЦАП отлично работает при двухполярном опорном напряжении на входе, несмотря на однополярное напряжение питания логики. А ключи в УВХ интегрирующего типа работают в аналогичном режиме, удерживая потенциал в нуле.
Попробовал замакетить такой вариант на своем ЦАП с УВХ. Заземлил отрицательное питание ключа и закоротил разделительную емкость. Оказалось также отлично работает: роста искажений не наблюдается, а схема сильно проще.

[Montix]

Попробовал замакетить такой вариант на своем ЦАП с УВХ. Заземлил отрицательное питание ключа и закоротил разделительную емкость. Оказалось также отлично работает: роста искажений не наблюдается, а схема сильно проще.

Интересно, попробую, когда будет время. На практике я стараюсь придерживаться спецификации в даташите, чтобы не быть неприятно удивленным во время реализации.
И на каких ключах пробовалось?

[dortonyan]

На практике я стараюсь придерживаться спецификации в даташите, чтобы не быть неприятно удивленным во время реализации.

А там никакие спецификации и не нарушаются. Напряжения на аналоговых входах ключей всегда в нуле.
Там просто был вопрос - будут ли на таком напряжении мешать паразитные утечки через защитные диоды аналоговых входов. Оказалось не мешают.

И на каких ключах пробовалось?

TS5A63157. Но думаю какие именно не принципиально, то же самое должно быть и на других.