board_xc7a100_v10

[demon_rt]

Решил создать отдельную ветку.

При эксплуатации первой версии ЦАП board https://forum.vegalab.ru/showthread.php?t=83083 на базе Virtex 4 били выявлены некоторые недостатки:

- Очень сильный нагрев ПЛИС и как следствие всего устройства, в силу примененного старого семейства с большим потреблением.

- Применение программируемого генератора Si570 сильно усложняло проект ПЛИС в из-за реализации конечного автомата программирования, тем самым снижалась общая надежность устройства при переходах между разными Fs. Также параметры фазового шума и точности настройки данного синтезатора уступают константным генераторам с фиксированной частотой.

- Не хватало полной гальванической развязки между цифрой и аналогом.

Ну и еще пару мелких недочетов подвигли на разработку нового устройства.



ТЗ:

- Питание от внешнего импульсного преобразователя постоянного тока, напряжением +12 В.

- Общее потребление устройства с установленными модулями ЦАП в районе 10 Вт.

- Все элементы должны находиться на одной двухслойной плате, за исключением двух модулей ЦАП.

- Цифровые входы: SPDIF OPt, SPDIF COAX, USB

- Аналоговый выходы: RCA, Phone

- Применение современной ПЛИС с малым потреблением и достаточным количеством блоков DSP для обработки.

- Полная гальваническая развязка по питанию и сигнальным линиям между цифровым и аналоговым трактами.

- Реализация USB на процессоре Atmel (с возможностью использования драйверов от аманеро)

- Аттенюатор на реле.

- Применение генераторов аналогового тракта с низким фазовым шумом

- Наличие энергонезависимой ПЗУ для хранения настроек (уровень аттенюатора, селектор вх. вых. и др)

- Интегрированный усилитель для наушников на мощных буферах ( очень хорошо показали себя LM49600 в прошлой версии)

- Защита по DC в усилителе для наушников

- Все управление одним энкодером

- Поддержка управления через инфракрасный ПДУ

- Поддержка VFD дисплея 16х112 точек и реализация графического контроллера в ПЛИС

- Реализация в ПЛИС ЦФ 2048 отвода, 32 бита. и коэффициентами интерполяции х1,х2,х4,х8

Схема:



Внешний вид:

[demon_rt]

В файле COE Radix = 16; Coefficient_Width = 32; и далее коэффициенты.

Попробуйте этот COE

[lionel]

Попробуйте этот COE

Зависает, или может там полчаса на импорт нужно? Процесс потребляет CPU и не отвечает. Могу предположить только что какие-то опции некорректно стоят. Ну и то что коэффициенты не подгружаемые.

Обратил внимание что в Вашем файле коэффициенты десятичные, а fdatool создает COE с 16-ричными. Это где-то нужно дополнительно указывать?

Поробовал сделать фильтр 2000 коэффициентов 24 бит - ничего не зависло.

[demon_rt]

ISE крайне плохо работает под Win10, Я проект делал по Win7 - проблем не было. Сейчас попробовал открыл проект ISE под Win10 так же повисло.
Переходите на Vivado более современный САПР, и разводит проекты пошустрее. При переходе есть нюанс - генерировать IP придется заново. У них не совместимы библиотеки IP. IP от ISE можно использовать в виде NGC, только редактировать их под Vivado не получится.

[lionel]

ISE крайне плохо работает под Win10, Я проект делал по Win7 - проблем не было. Сейчас попробовал открыл проект ISE под Win10 так же повисло.
Переходите на Vivado более современный САПР, и разводит проекты пошустрее. При переходе есть нюанс - генерировать IP придется заново. У них не совместимы библиотеки IP. IP от ISE можно использовать в виде NGC, только редактировать их под Vivado не получится.

У Vivado нет возможности использовать Schematic file, так что так просто проект не импортировать. Попробую в 7ке, спасибо.

Вопрос по входам FIR - s_axis_data_tvalid используется для запуска обсчета очередного значения, и туда по идее нужно подключать lrck?

[demon_rt]

У Vivado нет возможности использовать Schematic file

можно скомпилировать данные файлы в vhdl и включить в проект.

Вопрос по входам FIR - s_axis_data_tvalid используется для запуска обсчета очередного значения, и туда по идее нужно подключать lrck?

LRCK не в прямом виде а через триггер на частоте FIR ядра. Вообще надо стараться, чтобы большинство логики работало в синхронном режиме на одной глобальной частоте.

[lionel]

Потратил некоторое время, чтобы проверить эти подвисания. Может конечно дело в том что у меня в проекте что-то не то, но скорее всего под windows есть какая-то проблема, почему и виснет, и под установленной с нуля 7кой, и под xp. Но зато всё замечательно работает в linux версиях. Понять бы что может быть не так в win, оно же как-то у Вас на 7ке работает.

Вот по фильтру еще непонятно, неужели так мало логики расходуется? У меня в проекте пара FIR на примерно 2000 отводов, 32 бит, 5.4668Мгц такт, 44100 на вход, использовано 2300 Slice registers и 86 умножителей.

[demon_rt]

оно же как-то у Вас на 7ке работает.

Под 7-кой работал, когда был проект еще под ISE. В настоящее время проект переведен под Vivado на Win10

на примерно 2000 отводов, 32 бит, 5.4668Мгц такт

На такой низкой частоте обработки работать вообще на должно

Вот по фильтру еще непонятно, неужели так мало логики расходуется?

Касательно DSP такая зависимость от частоты обработи:

По регистрам, зависит от параметров. Я не использую интерполятор интегрированный в IP-FIR.

[tomtit]

Потратил некоторое время, чтобы проверить эти подвисания. Может конечно дело в том что у меня в проекте что-то не то, но скорее всего под windows есть какая-то проблема, почему и виснет, и под установленной с нуля 7кой, и под xp. Но зато всё замечательно работает в linux версиях. Понять бы что может быть не так в win, оно же как-то у Вас на 7ке работает.

Вот по фильтру еще непонятно, неужели так мало логики расходуется? У меня в проекте пара FIR на примерно 2000 отводов, 32 бит, 5.4668Мгц такт, 44100 на вход, использовано 2300 Slice registers и 86 умножителей.

Ничего себе мало. У меня на ВЕСЬ проект всего 12 умножителей, да и логики - 1306 слайсов.
Нахрен КИХ на 2000 тапов, это что 44.1х32 делать? Коэффициенты 32бита тоже не нужны, а вот аккумулятор надо бы сильно побольше.
А ISE14.7 до сих пор без проблем живет под win10 2004. Пару лет назад запинал под 10-ку, с тех пор и работает, уже позабыл рецепт.
Где-то на форумах было. Там типа какие-то ДЛЛ надо переименовать, и некоторые компоненты брать из 32-бит директории.
Я, кстати ISE не устанавливаю из дистрибутива, а просто копирую с компа на комп, так быстрее и гемора меньше.
Предпочитаю маленькие проекты и маленькие ФПГА - гораздо быстрее синтез и трассировка.

[lionel]

На такой низкой частоте обработки работать вообще на должно

Выходит частота такта FIR не обязательно должна быть кратна sample rate? Но может быть и кратна, работает и так и так? Что не так с тактом 5.6 Мгц, что может мешать FIR работать с таким клоком?

---------- Сообщение добавлено 16:07 ---------- Предыдущее сообщение было 16:05 ----------

Ничего себе мало. У меня на ВЕСЬ проект всего 12 умножителей, да и логики - 1306 слайсов.
Нахрен КИХ на 2000 тапов, это что 44.1х32 делать? Коэффициенты 32бита тоже не нужны, а вот аккумулятор надо бы сильно побольше.
А ISE14.7 до сих пор без проблем живет под win10 2004. Пару лет назад запинал под 10-ку, с тех пор и работает, уже позабыл рецепт.
Где-то на форумах было. Там типа какие-то ДЛЛ надо переименовать, и некоторые компоненты брать из 32-бит директории.
Я, кстати ISE не устанавливаю из дистрибутива, а просто копирую с компа на комп, так быстрее и гемора меньше.
Предпочитаю маленькие проекты и маленькие ФПГА - гораздо быстрее синтез и трассировка.

dll и я подменял, у меня на 10ке всё нормально работает кроме Core Generator

Я попробовал и 39 бит коэффициенты, с 40 уже только 23 бит данные максимум можно сделать. Захотелось мне проверить утверждения Роба Уотса про 300 дБ FIR в XC7A15T

[tomtit]

Тактовая частота должна быть чем выше тем лучше (до определенного предела).
КИХ может считать неравномерно - просчитал, отдохнул. Надо только сэмплы потом расставить во времени как надо.
Core Generator - на Джаве написан, там и проблема, наверное.

[demon_rt]

5.4668Мгц такт, 44100 на вход, использовано

У Вас ЦАП работает на прямом клоке во NOS режиме? (Up-семплинг не используется?)

Что не так с тактом 5.6 Мгц, что может мешать FIR работать с таким клоком?

У вас просто может не хватить блоков DSP для такой низкой частоты обработки

Выходит частота такта FIR не обязательно должна быть кратна sample rate?

В эффективных ЦОС системах используют максимально высокую частоту обработки для экономии ресурсов, для чего уходят с основной частоты ЦАП (АЦП) на более высокую частоту DSP. Делать это нужно не просто перетактированием на более высокий клок, а с применением блочной памяти для корректного разделения частотных доменов и ухода от метастабильности.

---------- Сообщение добавлено 19:05 ---------- Предыдущее сообщение было 18:21 ----------

Нахрен КИХ на 2000 тапов, это что 44.1х32 делать? Коэффициенты 32бита тоже не нужны, а вот аккумулятор надо бы сильно побольше.

Не понял, что значит "аккумулятор надо бы сильно побольше" в контексте ненужности большой разрядности коэфф. и отводов?

[demon_rt]

Замерял работу ЦАП в полосе 0,5 МГц
Волнистость спектра это помехи по сигнальной земле.

[lionel]

По поводу Вашего COE файлика вопрос - там десятичные коэффициенты а матлаб создает файл с hex значениями. Вы сами конвертировали их для чего-то?

[demon_rt]

там десятичные коэффициенты а матлаб создает файл с hex значениями.

Расчет коэффициентов выполнял в другой программе.

[lionel]

Ясно. А приходилось ли делать что-то подобное в Квартусе с его fir compiler? В моем проекте наблюдаю увеличение частоты среза с увеличением частоты тактования. В итоге при такте в 2048 fs fir работает как аттеннюатор, поскольку частота среза отодвигается далеко вверх за границу 20кГц.

[demon_rt]

А приходилось ли делать что-то подобное в Квартусе с его fir compiler?

Нет, работаю только с Xilinx

В моем проекте наблюдаю увеличение частоты среза с увеличением частоты тактования.

Частоты семплирования или частоты обработки?

[lionel]

Нет, работаю только с Xilinx


Частоты семплирования или частоты обработки?

Частоты обработки. Вот так выглядит это дело:

[demon_rt]

Вот так выглядит это дело:

clk это частота обработки. Внутри IP должен быть параметр - частота семплирования, от нее собственно будет зависеть частота среза фильтра при заданных коэффициентах. На LRCK триггера не достаточно, это должен быть триггер-защёлка.

[lionel]

clk это частота обработки. Внутри IP должен быть параметр - частота семплирования, от нее собственно будет зависеть частота среза фильтра при заданных коэффициентах. На LRCK триггера не достаточно, это должен быть триггер-защёлка.

Работает и без триггера, видимо в самом ip ядре он есть. Ну а частота семплирования задана как 44100:

[demon_rt]

видимо в самом ip ядре он есть

В IP его нет.

Работает и без триггера,

Работать будет не правильно, входной сигнал valid должен соответствовать входной частоте семплирования и фиксировать приход нового семпла (изменение фронта LRCK). У вас же Valid = LRCK на всем его положительном периоде, это не верно!