Реклок, как лучше........

[SashaNetrusov]

1. Синхронный реклок. Самый лучший. Но требует передачи в СПДИФ источник тактовой частоты из внешнего ЦАПа или управляющего воздействия на ГУН в источнике. Многим не нравится.
2. Асинхронный. Всё хорошо пока фронт тактовой от опорного генератора в ЦАПе находится в середине битового интервала. Как приближается граница из-за джиттера цифрового потока происходят схватывания то предыдущего то последующего бита. Идут искажения пока синхроимпульс не уйдёт из зоны джиттера.
Не есть хорошо.
3.Асинхронный, но за счёт хитрой схемотехники отсчёты не искажаются а в зависимости от отклонения частоты либо периодически пропадают по одному отсчёту либо повторяются дважды.
4. Асинхронный, но отсчёты не пропадают и не дублируются, а время от времени временной интервал увеличивается или уменьшается примерно на 1/64 часть периода.

Какая из реализаций (интересуют 3 и 4) предпочтительней?

[Эx, залужу...]

A BSK с выхода CS8416 предполагаю что с большим джиттером может идти

Да и пох до BCK. Критичен лишь LRCK, он определяющий.
Old Sinner

Либо "один "ошибочный"" уже превратился в религию, либо у меня нет способностей к объяснению. Могу предположить, что люди имеющие доступ к цифровым осциллографам не страдают страстью к асинхронному реклоку, поэтому сказка об "одном "ошибочном"" все живет и живет.

Ну мы тут пока идеальные случаи рассматриваем, а то Саша во многом пока ошибается
А так все простейшей математикой описывается, и без осцев цифровых.
Предельнодопустимый джиттер входного сигнала, при котором не будет увеличения количества ошибок длительности интервала LE в более, чем частоту биений раз, должен быть меньше интервала на который убежит фронт ReCLK относительно фронта LE за период LE. Есть желание посчитать?
Если джиттер cо входа больше, чем этот интервал, то безусловно, получим уже пачку ошибочных по длительности отсчетов, но там артефакт на выходе в аналоге - будет более широкий по спектру, но с меньшим абсолютным пиком. Надо, кстати, еще этот момент обдумать внимательно.
В общем я тоже пришел к выводу, что хреновым источникам он не подмога, что собственно и подтверждают натурные эксперименты с дивидюком в качестве источника.

[SashaNetrusov]

Да и пох до BCK. Критичен лишь LRCK, он определяющий

Чего он определяет? Где 16бит правого канала, а где 16бит левого?

[SergioT]

Чего он определяет? Где 16бит правого канала, а где 16бит левого?

Если фронты этого сигнала используется для изменения состояния выходов ЦАП, тогда его джитер важен.

[SashaNetrusov]

И вообще, еще раз, грубо говоря, джиттер сигналов DATA и BCK будучи менее 1/4 их периода, никакого прямого влияния на результат не оказывает. Можно их вообще напрямую пускать, без всякого реклока.

Т.е. длительность интервала на вых. ТДА1541 определяет вход LE/WS ?

SashaNetrusov добавил 05.09.2006 в 15:02

Если фронты этого сигнала используется для изменения состояния выходов ЦАП, тогда его джитер важен.

Незнаю как у других ЦАПов , а у ТДА1541 : A separate system clock input (SCK) is provided
for accurate, jitter-free timing of the analogue outputs AOL and AOR.

[Эx, залужу...]

Получается что, у 1541 - определяющий SCK.
Но из того даташита, что есть у меня у нее может быть вход либо WS/DATA/BCK/SCK ( то есть чистый I2S) либо LE/DATA R/DATA L/BCK -как у нормальных мультибитников. Во втором случае по идее LE должен определять.

[SashaNetrusov]

то есть чистый I2S

С CS8416 этот режим вроде и подходит...

[Эx, залужу...]

Вроде подходит.
Только SCK замучаешься реклочить - Даже если он 128Fs, то уже 5MГц набегает. При этом нужно учитывать, чтоб все происходило в последовательности - в цап по BCK загрузили последний бит (LSB) второго канала - перепад WS - по первому фронту SCK цап выдает и удерживает этот отсчет на выходе до следующего первого SCK после перепада WS.

Эx, залужу... добавил 05.09.2006 в 16:10

Я полагал, что это по СПДИФу такая скорость, по I2S уже в 2 раза меньше(2*16бит*44.1кГц)....

Да только 2х16бит по шине передаются 48-ми или 64-битными фреймами, ( по 24 или 32 bck на канал) имеется несколько форматов, в зависимости от того, куда сдвинуты значащие биты, - left justified, right justified, I2S.

[SashaNetrusov]

SCK судя по рисунку д.б. раньше или равен BCK. Т.е. кто раньше появится, тот и запишет во внутренние регистры данные. Их можно обьединить и подать на них частоту с опорного гена. Частота 44.1*32. Синхронизирующий фронт должен в пределах битового интервала по входу DATA гулять.....

SashaNetrusov добавил 05.09.2006 в 16:19

Да только 2х16бит по шине передаются 48-ми или 64-битными фреймами, ( по 24 или 32 bck на канал) имеется несколько форматов, в зависимости от того, куда сдвинуты значащие биты, - left justified, right justified, I2S.

Не понял, CS8416 и TDA1541 напрямую не сращиваются что ли?

[Эx, залужу...]

Не понял, CS8416 и TDA1541 напрямую не сращиваются что ли

Сращиваются без проблем. Для 8416 I2S выставить и все ОК. 1541 загрузит 16 бит ( MSB по второму BCK после перепада WS) потом перепад WS (так же загрузит второй канал) и будет ждать первого SCK после перепада WS, чтоб выдать на выход отсчет в виде тока. Я не вентилировал вопросы с 1541, но по идее должно быть так. Все что будет на DATA после 16-го бита (LSB), она должна игнорировать, пока не произойдут перепад WS + такт BCK после него.

[SashaNetrusov]

Все что будет на DATA после 16-го бита (LSB), она должна игнорировать, пока не произойдут перепад WS + такт BCK после него

Т.е. сколько бит данных на один период 44.1кГц приходится?

[Old Sinner]

Ну мы тут пока идеальные случаи рассматриваем, а то Саша во многом пока ошибается
А так все простейшей математикой описывается, и без осцев цифровых.
Предельнодопустимый джиттер входного сигнала, при котором не будет увеличения количества ошибок длительности интервала LE в более, чем частоту биений раз, должен быть меньше интервала на который убежит фронт ReCLK относительно фронта LE за период LE. Есть желание посчитать?

Легко. При 200 Герцах разности за период LE фронт ReCLK сместится на: ((1/33868800)*200)/352800= ~16.7 ps.

Если джиттер cо входа больше, чем этот интервал, то безусловно, получим уже пачку ошибочных по длительности отсчетов,

Осталось сравнить 16.7пикосекунд с джиттером

но там артефакт на выходе в аналоге - будет более широкий по спектру, но с меньшим абсолютным пиком. Надо, кстати, еще этот момент обдумать внимательно.

И это правильно (С)

[nazar]

Незнаю как у других ЦАПов , а у ТДА1541 : A separate system clock input (SCK) is provided
for accurate, jitter-free timing of the analogue outputs AOL and AOR.

Ето только для 1541 без А, вообщем вещ бестолковая

Т.е. кто раньше появится, тот и запишет во внутренние регистры данные

Нет, СЦК

Сращиваются без проблем. Для 8416 I2S выставить и все ОК. 1541 загрузит 16 бит ( MSB по второму BCK после перепада WS) потом перепад WS (так же загрузит второй канал) и будет ждать первого SCK после перепада WS, чтоб выдать на выход отсчет в виде тока. Я не вентилировал вопросы с 1541, но по идее должно быть так. Все что будет на DATA после 16-го бита (LSB), она должна игнорировать, пока не произойдут перепад WS + такт BCK после него

угу

Т.е. сколько бит данных на один период 44.1кГц приходится?

данных 16бит, 1541 больше не примет

[SashaNetrusov]

данных 16бит, 1541 больше не примет

А CS8416 сколько выдаёт? (с лишними нулями)

SashaNetrusov добавил 07.09.2006 в 14:59

Ето только для 1541 без А, вообщем вещ бестолковая

Не понял?

[SashaNetrusov]

Явления при реклоке по методу 3 или 4 можно свести на нет используя автоматическую подстройку частоты собственного генератора ЦАПа к частоте , восстановленной из входного сигнала SPDIF приёмником. Можно сделать на счётчиках. И подогнать частоты с точностью до герца. ...
Но может кто знает , есть такие специализированные микрухи, на вход которых подаются две частоты, а она их сравнивает и выдаёт сигнал больше, меньше или равно (в определённом диапазоне отклонения) ?