SounDSPlus_dual_mono_FPGA_PCM1794

[demon_rt]

- ЦИФРА: реализована в FPGA.
SPDIF-(optical, coaxial) 44100-96000 Hz Мастерклок полностью отвязан от SPDIF через FiFo, что убирает джиттер SPDIF.
USB - 44100-384000 Hz.
В ПЛИС реализовано 8 мультиплексированных FIR c разными коэффициентами интерполяции:
44100х8
48000х8
88200х4
96000x4
176400x2
192000x2
352800x1
384000x1

Данный набор FIR обеспечивает работу ЦАП в режиме Fs - 352,8\384,0 KHz не зависимо от входного аудио-потока, что дает минимальные искажения во всем диапазоне Fs (441.1 - 384 KHz). ЦАП работает в режиме кривой на 44,48


- АНАЛОГ: Два моно модуля на PCM1974 в режиме Direct Stream Digital, На борту имеется усилитель для наушников с аттенюатором на реле.
- УПРАВЛЕНИЕ: Управление ЦАП может осуществляться через энкодер либо пультом ДУ. Из основных функций - выбор цифрового входа (коаксиал-оптика), управление аттенюатором на реле, выбор аналогового выхода (наушники - РСА), управление фильтрами и GAIN в цифре, др..
Характеристики, схемы и параметры со временем буду добавлять.

[demon_rt]

Я полагаю что у Alex используется чип - приемник SPDIF, а у Вас приемник реализован в ПЛИС.

Да я уже понял, просто хотелось обсудить тонкости реализации SPDIf, так как в ПЛИС, весь рессивер делается на логике.
Интересны методы борьбы с фазовым шумом, и как последствие -метастабильностью принимаемых данных.

---------- Сообщение добавлено 12:23 ---------- Предыдущее сообщение было 12:14 ----------

повторю вопрос - КОИМ БОКОМ mclk, идущий с ЦАПа, причастен к декодированию спдифа, который с этим клоком вообще никак не связан ни по частоте ни фазе?!

Он может быть не в фазе(так как разделены фи-фо) и не mclk, даже может быть совсем с другого генератора. Но для достоверного приема на максимальных 192 и 176 КГц должен быть кратен частотам семплирования, и иметь минимальную частоту 98.304 MHz и 90.3168 соответственно.

[Alex]

Он может быть не в фазе(так как разделены фи-фо) и не mclk, даже может быть совсем с другого генератора. Но для достоверного приема на максимальных 192 и 176 КГц должен быть кратен частотам семплирования, и иметь минимальную частоту 98.304 MHz и 90.3168 соответственно.

Так он и идет с другого генератора - с того которым тактируется сам проц, а mclk ЦАПа тактирует только i2s.
(это в том девайсе, где спдиф проц декодирует), причем его частота совсем не кратна частоте спдифа, она там ровно 100Мгц и не переключается.

[demon_rt]

причем его частота совсем не кратна частоте спдифа, она там ровно 100Мгц и не переключается.

А вот это уже интересно. На малых частотах дискретизации 44-48 это работает нормально, а вот на 192 при не кратной частоте появляются неустойчивые состояния. И битперфектность под большим вопросом.

[energetik]

А вот это уже интересно. На малых частотах дискретизации 44-48 это работает нормально, а вот на 192 при не кратной частоте появляются неустойчивые состояния. И битперфектность под большим вопросом.

проблемы связанные с пересечением клоковых доменов не имеют прямого отношения к способности однозначного декодирования данных потока c Biphase Mark Code на некратной частоте мастерклока.

Offтопик:
тоже делаю девайс в котором заменил "железный" ресивер спдиф минималистическим декодером в cpld.

[demon_rt]

проблемы связанные с пересечением клоковых доменов не имеют прямого отношения к способности однозначного декодирования данных потока c Biphase Mark Code на некратной частоте мастерклока.

А я этого и не утверждаю. Разные клоковые домены, в силу того что Fs SPDIF и Mclk не коггерентны(имеют разную частоту и фазу), как следствие приводит к переполнению или опустошению фифо.
А вот прием данных на некратной частоте Fs в потоке SPDIF, выливается в метастабильность, бороться с которой не тривиальная задача.

---------- Сообщение добавлено 14:13 ---------- Предыдущее сообщение было 14:11 ----------

тоже делаю девайс в котором заменил "железный" ресивер спдиф минималистическим декодером в cpld.

Будем делиться результатом) У меня сейчас устойчиво работает до 96 КГц, Опорный клок это MCLKx4

[energetik]

не спору ради - для однозначного и безошибочного выделения данных из спдиф потока с частотой вордклока 192кГц достаточно мастерклока декодера в 100МГц.

[demon_rt]

не спору ради - для однозначного и безошибочного выделения данных из спдиф потока с частотой вордклока 192кГц достаточно мастерклока декодера в 100МГц.

192*64=12.288 MHz битовая синхронизация SPDIF Далее 100/12.288 = 8,138020833333333. Что будет происходить, на границе фронтов при данной не кратности? Ответ - матастабильность, т.е. непредсказуемое значение 0 или 1

[energetik]

Что будет происходить, на границе фронтов при данной не кратности? Ответ - матастабильность, т.е. непредсказуемое значение 0 или 1

Это и есть проблема пересечения клоковых доменов. Решений этой проблемы не одно. Тут коротенько, но доходчиво всё объясняется - http://www.kit-e.ru/articles/circuit/2009_02_102.php

---------- Сообщение добавлено 13:43 ---------- Предыдущее сообщение было 13:32 ----------

Добавлю ещё - эта проблема однозначно возникает и у Вас в проекте, т.к. частота входящего потока никак не привязана к внутренней частоте и совершенно не зависит от кратности мастерклока декодера.

[demon_rt]

Это и есть проблема пересечения клоковых доменов. Решений этой проблемы не одно. Тут коротенько, но доходчиво всё объясняется - http://www.kit-e.ru/articles/circuit/2009_02_102.php

Это информация для меня не нова. И автор статьи тоже.. Но не в этом суть.

Добавлю ещё - эта проблема однозначно возникает и у Вас в проекте, т.к

Естественно, у меня же стандартная реализация без единого опорного клока.

[energetik]

Но не в этом суть.

Почему же? Нам ведь просто нужно безошибочно выделить данные из потока. Стабильность скорости их передачи внутри проекта совершенно не имеет значения ввиду наличия FIFO буфера.

[demon_rt]

очему же? Нам ведь просто нужно безошибочно выделить данные из потока.

На практике, полный уход от метастабильности осуществляется путем применения блочной памяти (будь это FiFo или RAMB), которая корректно разделяет частотные домены.
Двукратное последовательное перетактирование на триггере, тоже частично решает эту проблему. Но суть в другом. Применив кратную частоту обработки Fs мы в какой-то мере сведем к минимуму фактор метостабильности, нежели эти частоты будут в априори не кратны. Посмотрите если интересно описание на IP SPDIF от Xilinx http://www.xilinx.com/support/docume...g045_spdif.pdf

[energetik]

ИМХО полностью решить проблему метастабильности можно только "обратной синхрой". Всё остальное это компромисс.
В целом проект зачётный по функционалу
Но видимо жрёт он по току немало? (Заметил немаленький радиатор на чипе)

[Alex]

тоже делаю девайс в котором заменил "железный" ресивер спдиф минималистическим декодером в cpld.

Ммммм, а зачем? Экономии практически никакой, один трах.
Приемник можно взять уже с усилителем коаксиала внутри и переключением входов, но даже если и без - все равно удобнее.

[demon_rt]

В целом проект зачётный по функционалу

Спасибо, зачётный будет когда аналог до ума доведу

Но видимо жрёт он по току немало?

Весь девайс берет 2А 12В

Заметил немаленький радиатор на чипе

Это ПЛИС - греется прилично да))) ЦОС на частоте 100MHz, можно еще повысить и тем самым сэкономить на ресурсах, но по нагреву меня не устроило.

---------- Сообщение добавлено 17:05 ---------- Предыдущее сообщение было 17:03 ----------

Ммммм, а зачем? Экономии практически никакой, один трах.
Приемник можно взять уже с усилителем коаксиала внутри и переключением входов, но даже если и без - все равно удобнее.

В плисе я сам себе хозяин, хочу вытянуть доп. пользовательскую информацию из SPDIF (а ее там может быть не мало) и вывести на экран - пожалуйста.
Хочу буфер увеличить - да легко... и пр.

[Alex]

В плисе я сам себе хозяин, хочу вытянуть доп. пользовательскую информацию из SPDIF (а ее там может быть не мало) и вывести на экран - пожалуйста.

А кто или что мешает это сделать с отдельным приемником?! Лично мне - не мешает.

P.S. Что касается экрана - это конечно круто, выглядит здорово, но на практике оказываается не только никому не нужным, так большинство еще и просит его убрать и оставить грубо говоря - "одну большую зеленую кнопку ХАЧУ!".
А от того и перешел от полного Джикила с TFT-экраном к Лайт-версиям с неколькими светодиодами , плюс убрал 3/4 всех наворотов, т.к. они требовали визуализации (экрана). Например роверка битперфектности с диагностикой.
(причем цена - второстепенный фактор).

[demon_rt]

А кто или что мешает это сделать с отдельным приемником?! Лично мне - не мешает.

Хорошо ПЛИС - Контоллер 1:1

[Alex]

Хорошо ПЛИС - Контоллер 1:1

Так речь же идет не о "ПЛИС vs МК", а о реализации приемника сплифа - "программно vs аппаратно".
(Аппаратно - не в ПЛИС а готовым приемником за 2-3 бакса в розницу).
Как я уже говорил - контроллером тоже можно программно спдиф декодировать.
А в некторых он вообще уже есть встроенный.

[demon_rt]

еще и просит его убрать и оставить грубо говоря - "одну большую зеленую кнопку ХАЧУ!".

скорее это больше экономический нюанс

[Alex]

скорее это больше экономический нюанс

TFT-дисплей стоит $3-5. Я-же написал - цена была второстепенным фактором.

У тебя совсем другие условия - твой проект сделан очень круто, это потребовало кучи знаний и массы работы, но понятно-же, что с полутора килобаксовой ПЛИСКой, это проект исключительно "для себя".

[Sanny]

Спасибо, зачётный будет когда аналог до ума доведу


Весь девайс берет 2А 12В




Это ПЛИС - греется прилично да))) ЦОС на частоте 100MHz, можно еще повысить и тем самым сэкономить на ресурсах, но по нагреву меня не устроило.

---------- Сообщение добавлено 17:05 ---------- Предыдущее сообщение было 17:03 ----------


В плисе я сам себе хозяин, хочу вытянуть доп. пользовательскую информацию из SPDIF (а ее там может быть не мало) и вывести на экран - пожалуйста.
Хочу буфер увеличить - да легко... и пр.

Может аналог на PCM1792 перевести? DSD можно будет использовать(учитывая что приёмник spdif вы сами настраиваете Вон вроде Cain N3 может и dsd128 через spdif...