Плата конвейера для работы с «мультибитными» микросхемами ЦАП

[Turbo_man]

Давно планировал создать отдельную ветку для этого отдельного направления своих устройств. И вот своё обещание выполняю, поскольку устройство закончено.

См. фото универсальной платы конвейера.



Заинтересованные вегалабовцы, конечно, уже в курсе о чём идёт речь, а остальным немного поясню.

Каждая микросхема «мультибитного» ЦАП имеет свои ограничения по максимальной частоте Ц-А преобразования. Как правило, это не более 8…16Fs (за Fs принято принимать стандартную частоту 44,1 или 48 кГц), полученные в цифровом фильтре (ЦФ) типа SM5847AF например.
Таким образом, пределом по частоте для них будет 352…768кГц (для разных микросхем ЦАП разная предельная частота преобразования). Хотя на практике TDA1541A прекрасно работает и на 768кГц (16х), а PCM1702P на 1536кГц (32х). Правда это не документировано и не гарантируются качественные характеристики.

Так вот, чтобы обойти эти ограничения и получить МНОГО больше, можно включить N штук (2…16) в режиме конвейера, когда они работают одновременно со сдвигом во времени в рамках одного периода частоты преобразования. Суммарный результат при этом получается в N раз более быстродействующим.
Интересно это в первую очередь тем пользователям, которые таким образом хотят снизить требования или практически исключить восстанавливающий ФНЧ после ИУ преобразователя.

Что ОЧЕНЬ позитивно сказывается на пространственных характеристиках получающегося "саунд-стейджа" фонограммы. Локализация мнимых источников звука (КИЗов) получается просто ошеломляющей. Такого не удавалось получить ни от одного другого ЦАП-а.

А поскольку при этом складываются аналоговые сигналы с выходов микросхем ЦАП с жёсткими временными сдвигами, то попутно и получить AFIR (или гребенчатый фильтр), подавляющий нежелательные остаточные продукты преобразования цифровых фильтров (ЦФ).

Кроме этого, для сторонников NOS-ЦАП-ов, в конвейере предусмотрено отключение (обход) ЦФ по желанию.

В предлагаемом устройстве дополнительно к изложенному осуществляется 16-ти кратная линейная интерполяция (ЛИ) аудио-семплов, полученных от ЦФ. То есть мы получаем итоговую скорость аудио-потока 8 (ЦФ) х 16 (ЛИ) = 128Fs. А уже этот скоростной поток мы распределяем на 8 потоков по 16Fs (или 8Fs для TDA1541(A) - переключается управляющим сигналом), с которым легко и непринуждённо справляется каждая микросхема ЦАП в конвейере. Всё изложенное справедливо для каждого исходного левого (ЛК) и правого (ПК) каналов.

Таким образом, к предлагаемой плате конвейера можно подключить до 2 по 8 микросхем «мультибитных» ЦАП-ов.
Для удобства пользователя и обеспечения гибкости использования на плате предусмотрено место для ЦФ SM5847AF (точнее там их 2, но 1 теперь не используется и был предусмотрен для экспериментов) и PLL формирователя 768Fs для неё. А также стабилизатор +5В для питания платы изолятора USB.

Существует несколько вариантов прошивки ПЛИС, специализированных для разных типов применяемых микросхем ЦАП (пока доступны для PCM1702P, TDA1541(A) и AD1862N (общая с PCM63ми). Скоро будут готово и для PCM58P, AD1865, PCM1704U). Варианта сразу для нескольких типов ЦАП не планируется. Менять прошивку можно будет дополнительно, если планы пользователя поменяются.

Теперь описание разъёмов устройства:
Х1 – вход управления режимами платы конвейера (8 управляющих сигналов).
Х2 – вход аудио-потока I2S до 384кГц от платы ФИФО или иного цифрового аудио-источника. А также входы 2х управляющих сигналов и выход +5В для питания изолятора USB.
Х3…Х6 – выходы 2 по 8 (суммарно 16) аудио-потоков для подачи на 16 моно-микросхем ЦАП (или 8 стерео типа TDA1541(A)). На каждом разъёме по 4 потока.
Х7 – вход питания платки генов 1024Fs. (+7…12В примерно 30…50 мА). Гальванически развязанный и стабилизированный.
Х8 – вход питания остальной цифровой части конвейера, включающий основную ПЛИС и PLL и стаб +5В для USB. (+7…9В примерно 70…100 мА). Гальванически развязанный и стабилизированный.

Подробное описание контактов каждого разъёма следует…



Привожу фото для иллюстрации возможного применения конвейера, управляющего 2мя платами NOS ЦАП на 8 шт. PCM1702P суммарно.

[Turbo_man]

Скандальную ногу 41 (WFR) можно обозвать как WCK FREQUENCY, наверно.
Вопросы welcome.

[aitras]

Turbo_man, если соберетесь, скину код для дизеринга, у меня он на Верилоге написан.

[Turbo_man]

7. Нога 11 (SHFTN) - вход, самая для меня непонятая. При лог.0 идёт перегрузка аудиовыхода. Пробовал менять форматы входной шины как обычно, не помогло. Если сигнал в цифровом РГ сильно ослабить, то можно получить звук почти без искажений. Но там мало бит остаётся.

Может это режим LSB вперёд? У CD-DSP SONY есть такие выходы. Сам проверить не могу, не на чем.

---------- Сообщение добавлено 18:39 ---------- Предыдущее сообщение было 18:37 ----------

Turbo_man, если соберетесь, скину код для дизеринга, у меня он на Верилоге написан.

Спасибо, я не против. Хотя верилога не знаю. Но сделать модуль из него знаю как. В общем разберусь.

---------- Сообщение добавлено 19:44 ---------- Предыдущее сообщение было 18:39 ----------

14. Нога 23 (TESTN) - вход включения (лог.0)/выключения (лог.1) постоянки в выходном сигнале. При мьюте примерно 8...9-й бит появляется.

Сейчас не могу точно воспроизвести, но был вариант когда постоянка была отрицательной. Т.е. старшие 8...10 бит становились "1". Наверно когда INV1=1.

---------- Сообщение добавлено 20:05 ---------- Предыдущее сообщение было 19:44 ----------

8. Ноги 12...14 (Y1DT0, Y1BK0, Y1LR0) - выходная 1xFs 20 (MAINS=0) или 21...24-ти (MAINS=1) битная I2S шина для внешнего использования, если нужно. Полагаю с Alpha Processing-ом (при сильном цифровом ослаблении входного сигнала число бит увеличивается с 21 до 24).

Забыл написать, что выходной формат здесь - LJ.

---------- Сообщение добавлено 20:12 ---------- Предыдущее сообщение было 20:05 ----------

Интересно как в 16 х включить, 96 кГц при какой тактовой? 16х при 96 работает?

Надеюсь, что ответил.
Вопросы прошу...

[tomtit]

tomtit, у меня Cyclone 10, директива вполне работает, без нее никакого шума не генерируется.
Нет, по-моему Error Diffusion и Noise Shaping это разные вещи. Смотрел спектр шума. Никакого шейпинга там нет.

Даже с первого взгляда ясно, что ошибка на нулевой частоте стремится к нулю, а на 0.5 к удвоенной.
НТФ=1-z**-1, так что даже говорить не о чем, у Вас классический шейпинг 1-го порядка.

А вот (для примера) garo.v, написанный не дилетантом, его даже симулировать можно,
хотя на Xilinx работать не будет. Обхитрить оптимизатор можно,
выведя на I/O пин какую-нибудь сложную логическую функцию от всех битов, но неохота время тратить.

Скрытый текст

`timescale 1ns/1ns
/* Galua Asyncronous Ring Oscillator */
module garo(
input nd_i,
input clk,
output[30:0] y_o
);
(* OPTIMIZE="OFF" *) reg [30:0] s=0,y=0;
wire[30:0] v_s= ~{s[0],s[30:1]}^(s[0]? 31*b000_0010_0000_1100_1110_1001_1011_1101: 31*h0);
//
always @(posedge clk)
if (nd_i) y <= #1 s;
//
always @*
if (!nd_i) #1 s=v_s;
//
assign y_o = y;
endmodule

[свернуть]

И нефиг с метастабильностью бороться, она тут очень даже кстати .

[aitras]

tomtit, теперь понял вас.
Почитал внимательнее по нойз-шейпингу. Действительно, учет ошибки предыдущего шага это он и есть в простейшем виде, хотя в источнике, где я взял эту идею, они называли это диффузией ошибки
Вполне может быть что термин "диффузия ошибки" принят в обработке изображений.

[Turbo_man]

А вот (для примера) garo.v

Спасибо. Можно у себя использовать для Альтеры?
Компилятор скушал, после двух исправлений "*" на "апостоф".

Спасибо aitras за присланные им примеры модулей.

[tomtit]

Спасибо. Можно у себя использовать для Альтеры?
Компилятор скушал, после двух исправлений "*" на "апостоф".

Спасибо aitras за присланные им примеры модулей.

Использовать GARO категорически не рекомендую. Это для ASIC где технология каждого вентиля и его размещение строго контролируется. А для FPGA или CPLD - как повезёт. Потребление кольцевой линии задержки и ее поведение никто не гарантирует. Апострофы заменяет на звездочки WEB-движок Вегалаба.

[aitras]

tomtit, а существуют какие-то более безопасные способы получить истинно случайные числа в ПЛИС?

[Turbo_man]

Модуль Garo от tomtit уже шумит. Модуль дизеринга, присланный aitras тоже работает. Сижу слушаю.
Вроде всё норм.
Спасибо авторам.

---------- Сообщение добавлено 16:43 ---------- Предыдущее сообщение было 16:30 ----------

Один из 31 бита шумового генератора вывел на пин для контроля. На скопе на шум очень похоже. С опасениями про плис не столкнулся, как мне кажется.

[tomtit]

tomtit, а существуют какие-то более безопасные способы получить истинно случайные числа в ПЛИС?

Не могу ответить определенно. Наверное можно довесить какие-нибудь шумящие компоненты снаружи, голь на выдумки хитра.
Это нужно в основном для шифровальщиков, для дизеринга обычно хватает и обычных, псевдослучайных.

Модуль Garo от tomtit уже шумит.

Очень рад за вас. Для радиолюбителя это сойдет. Инженеру же нужно доказывать повторяемость и безопасность таких дизайнов,
иначе уволят.

[Turbo_man]

Опасность в перегреве кристалла и выходе его из строя? Так я понимаю?

[pyos]

Offтопик:

Наверное можно довесить какие-нибудь шумящие компоненты снаружи, голь на выдумки хитра.

Я очень рад был услышать такое от tomtit, это оставляет мне маленькую надежду на то, что я не совсем дурак, раз думал о внешнем генераторе для подобного применения на основе шумового диода и какого-нибудь компаратора

[tomtit]

Опасность в перегреве кристалла и выходе его из строя? Так я понимаю?

Потратил полчаса и проверил GARO на Xilinx.
В данной интерпретации всё должно нормально работать.
Образуется 31-бит лэтч и 31-бит буферный Д-триггер.
Поскольку лэтч имеет ПОС наподобие триггера Шмидта, то серьезной
опасности входа в линейный режим нет.
Слегка изменил логику, посмотри снова исходник в оригинальном посте.
На nd_i теперь надо подать короткие в 1 клок импульсы считывания.
На время считывания латч помнит свое состояние, а когда nd_i=0,
крутится "рулетка". Директива оптимизатору вроде как и не нужна вовсе,
из-за наличия памяти в виде 31-битного лэтча. Ругается, но делает как надо.
По-хорошему, надо бы еще переделать на время лэтч в обычный сдвиговый
регистр и проверить длину случайной последовательности, должно быть
2^31-1.

[Turbo_man]

В данной интерпретации всё должно нормально работать.

Да. Оно сейчас и работает как ожидалось.

Хотя компилятор 31 раз даёт предупреждение информацию:
Info (10041): Inferred latch for "s[0]" at garo.v(14)
.....
Это не мешает ему закончить работу.

Слегка изменил логику...
На nd_i теперь надо подать короткие в 1 клок импульсы считывания.

А у меня сейчас контрольный пин меняется строго согласно клока, приходящего на модуль. Всё и так устраивает.
А новая логика немного усложняет мне жизнь. Но проверю чуть позже.
В любом случае спасибо за хлопоты.

---------- Сообщение добавлено 18:56 ---------- Предыдущее сообщение было 18:38 ----------

По-хорошему, надо бы еще переделать на время лэтч в обычный сдвиговый
регистр и проверить длину случайной последовательности, должно быть
2^31-1.

Прошу пояснить преимущество данного генератора над LFSR той же разрядности. Корреляции нет между соседними разрядами?
На самом деле, я вывел два контрольных пина. От 15 и 30 разрядов. Между ними не вижу сходства.

---------- Сообщение добавлено 19:10 ---------- Предыдущее сообщение было 18:56 ----------

Пробовал скомпилировать тот же проект, но вместо модуля Garo подставил модуль LFSR той же разрядности. Проект "похудел" на 14 LE.

---------- Сообщение добавлено 19:16 ---------- Предыдущее сообщение было 19:10 ----------

Поясню на картинке.



И забыл упомянуть, что аттенюатор 127/128х из основного тракта убрал, конечно.

[Dima.g]

---------- Сообщение добавлено 23:47 ---------- Предыдущее сообщение было 23:40 ----------

Ладно, к дизерингу мы ещё наверно вернёмся немного позже.


А пока по SM5845AF рассказываю:
1. Ноги 1...3 (MDT, MCK, MLEN) будут исследоваться во второй серии опытов. Отправной точкой будут сведения из даташитов по SM5840 и SM5841.
2. Нога 4 (RSTN) вопросов не вызывает.
3. Нога 5 (SEL43) - переключатель на вход с внешего ЦФ ноги 15...18 (DFWCK, DFDTL, DFDTR, DFBCK). Если на этих входах ничего нет, то вся выходная шина останавливается.
Лог.0 - работа от внутреннего ЦФ, лог.1 - от внешнего.
4. Нога 6 (GND) - вопросов нет, общий.
5. Ноги 7...9 (DBCK, DDT, DLRCK) - входная шина I2S от источника аудио-сигнала. У меня формат на ней RJ16. Возможно (проверю во второй серии), через регистры управления можно сменить формат на I2S.
6. Нога 10 (MAINS) - лог.1 включает алгоритм Alpha Processing, лог.0 его отключает (по моему мнению, т.е. ИМХО). См. также описание ног 28...32 и 34...38.
7. Нога 11 (SHFTN) - вход, самая для меня непонятая. При лог.0 идёт перегрузка аудиовыхода. Пробовал менять форматы входной шины как обычно, не помогло. Если сигнал в цифровом РГ сильно ослабить, то можно получить звук почти без искажений. Но там мало бит остаётся.
8. Ноги 12...14 (Y1DT0, Y1BK0, Y1LR0) - выходная 1xFs 20 (MAINS=0) или 21...24-ти (MAINS=1) битная I2S шина для внешнего использования, если нужно. Полагаю с Alpha Processing-ом (при сильном цифровом ослаблении входного сигнала число бит увеличивается с 21 до 24).
9. Ноги 15...18 (DFWCK, DFDTL, DFDTR, DFBCK) - входы от внешнего ЦФ с необходимым апсемплингом.
10. Нога 19 (INV1) - вход инвертирования сигналов S01L и S01R. Для использования в дифференциальном выхлопе.
11. Нога 20 (ADEEM) - вход, оказалось не деэмфазис (как можно было предположить), а включение то ли дизеринга на выходах 28...32 и 34...38, то ли нойз-шейпинга (см. ниже). Спада АЧХ на ВЧ я не наблюдал при лог.1. Лог.0 - отключение "дизеринга".
12. Нога 21 (INV2) - вход то же что и нога 20, только на 18-ти битных выходах. Подробно не изучал, т.к. неинтересно было.
13. Нога 22 (OMODR) - вход управления выходными 18 и 20-ти битными шинами. Лог.1 включены 20-ти битные выходы 28, 29 и 34, 35.
При этом 18-ти битные выходы 30...32 и 36...38 отключены.
Лог.0 Наоборот, 20-ти битные отключены (можно использовать как мьют), 18-ти битные включены.
14. Нога 23 (TESTN) - вход включения (лог.0)/выключения (лог.1) постоянки в выходном сигнале. При мьюте примерно 8...9-й бит появляется.
15. Нога 24 (BCK) - выход пачки 20 импульсов BCLK, не зависит от выбранной битности ногой 22. Т.е. в 18-ти битном режиме импульсов всё равно 20.
Просто данные на S18L,R смещаются на 2 битклока "вправо" (задерживаются). Поэтому нет ошибки при защёлкивании. Ширина пропуска зависит от выбранного мастерклока 256/384Fs.
Аналогично в других ЦФ. См. их даташиты.
16. Нога 25 (WCK) - выход LE частотой 8/16 Fs, не меандр.
17. Нога 26 (WCK2) - выход половинной частоты от WCK, меандр.
18. Нога 27 (VDD) - вход +5V, вопросов не вызывает.
19. Ноги 28 (S01L) и 29 (S02L) - выходы 20-ти битных аудиоданных левого канала для подачи на соответствующую(ие) микросхему(ы) ЦАП.
20. Ноги 30 (S18L), 31 (P19L) и 32 (P20L) - выходы (18+2)-ти битных аудиоданных левого канала для подачи на соответствующую(ие) микросхему(ы) ЦАП. + 2 младших бита параллельно.
Схему включения см. даташит на DCD-1015 например.
21. Ноги 33 (OVERL) и 39 (OVERR) - выходы индикации перегрузки (полагаю). Всё время = 1. 0 ни разу не увидел в работе.
22. Ноги 34 (S01R) и 35 (S01R) - 20-ти битные выходы правого канала, аналогично см. п19.
23. Ноги 36 (S18R), 37 (P19R) и 38 (P20R) - (18+2)-битные выходы правого канала, аналогично см. п.20.
24. Нога 40 (CKSLN) - вход выбора частоты мастерклока на ноге 42 (XTI): лог.0 - (128 не проверял, но думаю должна)/256/512Fs или лог.1 - 192/384/768Fs.
25. Нога 41 (WFR) - вход выбора делителя частоты мастерклока XTI, ошибочно принятый мною за 16-ти кратный апсемплинг. . ВСЕМ СОРРИ.
26. Нога 42 (XTI) - вход мастерклока, 128?...768Fs.
Если WFR=0, то годятся частоты 256/384Fs для 44...48кГц (апсемплинг 8х 352...384кГц), 512/768Fs для 88...96кГц (апсемплинг 8х для двойного потока 705...768кГц).
Если WFR=1, то годятся 128?/192Fs для 44...48кГц (апсемплинг 8х 352...384кГц, фильтрация правильная), 256/384Fs для 44...48кГц ("апсемплинг 16х" 705...768кГц, слабое подавление в диапазоне 22...44кГц), 256/384Fs для 88...96кГц (аналогично 705...768кГц??? надо перепроверить, может и 1411...1536кГц).
27. Нога 43 (XTO) - выход инвертора XTI.
28. Нога 44 (CKO) - выход буфера клока XTI.

Спасибо за внимание. До следующей серии опытов.

---------- Сообщение добавлено 18:24 ---------- Предыдущее сообщение было 18:15 ----------

Небольшие дополнения:
по п.11 при MAINS=1 и ADEEM=1 появляется "дизеринг" в 18, 19 и 20 битах выходов. При MAINS=1 и ADEEM=0 3 последних бита =1 (режим цифрового мьюта в источнике). При MAINS=0 всё это выключено, независимо от ADEEM

---------- Сообщение добавлено 18:27 ---------- Предыдущее сообщение было 18:24 ----------

На всякий случай добавлю картинку. Может кому-то лень рыться.

Вложение 400423

Спасибо. Интересная информация. Немного непонятно с 19 ногой. Нога 19 (INV1) - вход инвертирования сигналов S01L и S01R. Для использования в дифференциальном выхлопе. Я так понимаю, здесь инвертируются все четыре data.

[Turbo_man]

1. Ноги 1...3 (MDT, MCK, MLEN) будут исследоваться во второй серии опытов. Отправной точкой будут сведения из даташитов по SM5840 и SM5841.

Вот отсюда буду плясать:



Красным пометил, что лично для меня представляет практический интерес.

---------- Сообщение добавлено 20:04 ---------- Предыдущее сообщение было 19:58 ----------

Я так понимаю, здесь инвертируются все четыре data.

Нет, конечно. Только нечётные. Чтобы получить диф-пару.

[tomtit]

Прошу пояснить преимущество данного генератора над LFSR той же разрядности.

GARO и есть LFSR на линии задержки.
Просто эквивалентная тактовая у него очень высокая и определяется задержками распространения по
проводам и вентилям, зависит от температуры, напр. питания, расположения звезд и.т.д.
Ну и жрет электричество, как свинья помои.

[Turbo_man]

Просто эквивалентная тактовая у него очень высокая и определяется задержками распространения по
проводам и вентилям, зависит от температуры, напр. питания, расположения звезд и.т.д.

Странно. Не наблюдаю этого. Это всё скрыто от наблюдателя защёлками?

---------- Сообщение добавлено 20:29 ---------- Предыдущее сообщение было 20:22 ----------

Ну и жрет электричество, как свинья помои.

Корпус греется как обычно, до Garo.
Едва тёплый.

[Dima.g]

Нет, конечно. Только нечётные. Чтобы получить диф-пару.

К чему спросил, вот кусок схемы. Используются 4 цапа в диф-парах. tr402 управляет инвертированием.(опция в сидюке поменять фазу)

[Turbo_man]

Ок. Теперь понял. Возможно у меня не точность в описании. Чётные выходы не смотрел в момент инвертирования. Обычно так не делают. Проверю специально и дополню. Поленился.

---------- Сообщение добавлено 20:48 ---------- Предыдущее сообщение было 20:44 ----------

Думаю вы правы, они изначально идут как диф-пара.
Спасибо, что спросили.

---------- Сообщение добавлено 09.07.2021 в 10:46 ---------- Предыдущее сообщение было 08.07.2021 в 20:48 ----------

На самом деле, я вывел два контрольных пина. От 15 и 30 разрядов.

Стоит их убрать и проект сразу "худеет" на 40...50 LE. Видимо, оптимизатор всё удаляет. Оставил эти выходы, но не указал им конкретные ноги ПЛИС.