Amanero USB to I2S 32bit convertor

[Алексей_Ш]

Нет, между CPU и CPLD обмен осуществляется не по I2S.
I2S_DATA из CPU в CPLD - PCM DATA
I2S_CLK из CPLD в CPU - PCM BCLK
CMD_CLK - служебный, к I2S не относится

[demon_rt]

между CPU и CPLD обмен осуществляется не по I2S.

О как, название сигналов видимо сделаны, чтобы враги не догадались)

Тогда еще вопрос.
Получается, что CPLD выставляет PCM_BCLK(на схеме I2S_CLK) в CPU
и получает данные на линии PCM DATA (на схеме I2S_DATA) так?

MCLK - идущий из CPLD в CPU я так понимаю это клок (не умноженный) выбранного генератора?
Какова частота PCM_BCLK и сколько тактов длина слова?

PS. Хочу прикрутить к аманеро свою ПЛИС с цифровыми фильтрами.

[maxssau]

Почему просто не склонировать схему? В плисине тоже какая то логика сделана, причем прошивку процессора последней версии нужно шить последней версией прошивки cpld, иначе lrck пропадает. Они там что то видимо конвертируют, как вариант из процессора не i2s выходит

[demon_rt]

Почему просто не склонировать схему?

не вижу смысла ставить аманеровскую cpld при наличии полноценной ПЛИС

В плисине тоже какая то логика сделана,

Там какая-то примитивная логика, просто нужно понять что и как делается.

Они там что то видимо конвертируют, как вариант из процессора не i2s выходит

С этим нужно разобраться.
в настоящее время аманеровский CPU подключен к своей ПЛИС. Компьютер распознает как неопознанное USB устройство (до выпайки из аманеро CPU был прошит и работал).

В CPU подаю только MCLK остальные сигналы входные для ПЛИС.

[maxssau]

А если анализатором "понюхать" нужные сигналы?

---------- Сообщение добавлено 12:52 ---------- Предыдущее сообщение было 12:50 ----------

На схеме если память не изменяет процессор еще выводами jtag подключен к выводам jtag плисины, вполне возможно что проверяют наличие плисины перед запуском usb стека

---------- Сообщение добавлено 12:52 ---------- Предыдущее сообщение было 12:52 ----------

Думаю авторы amanero обезопасили себя от прямого клонирования и мелких модификаций схемы

[demon_rt]

А если анализатором "понюхать" нужные сигналы?

Да это легко. В САПР к ПЛИС есть хороший анализатор. Но для этого CPU должен выдавать данные, пока он не определителя как аудио устройство. Видимо потому, что MCLK не достаточно для полноценной работы.
Как тут писали выше

I2S_CLK из CPLD в CPU - PCM BCLK

надо вот так заводить

---------- Сообщение добавлено 13:56 ---------- Предыдущее сообщение было 13:54 ----------

процессор еще выводами jtag подключен к выводам jtag плисины

Это для того, чтобы обновлять прошивку cpld через cpu

[maxssau]

Кстати говоря, нндавно с авторами ЧиД адаптера переписывался, у них в новой версии адаптера жестко задан делитель 256fs,вполне возможно что и здесть тоже самое, а в плисине уже формируют нужные делители и сетки частот

[demon_rt]

вполне возможно что проверяют наличие плисины перед запуском usb стека

Это уж совсем сложно, но легко проверить на работающей аменере осциллографом на линиях JTAG наличие обращений при включении

---------- Сообщение добавлено 14:02 ---------- Предыдущее сообщение было 13:58 ----------

Думаю авторы amanero обезопасили себя от прямого клонирования и мелких модификаций схемы

По сему алик кешит клонами))))

[maxssau]

Алик кишит схемотично точными клонами с плисиной, без плисины я не видел

[demon_rt]

Алик кишит схемотично точными клонами с плисиной, без плисины я не видел

Да но если заморачиваться по защите, то тогда в в оригинальной CPLD прошивке должен хранится код, который считывает CPU и проверяет CRC, это более правильное решение чем лезть по JTAG и проверять факт наличия CPLD

[Алексей_Ш]

О как, название сигналов видимо сделаны, чтобы враги не догадались)

Тогда еще вопрос.
Получается, что CPLD выставляет PCM_BCLK(на схеме I2S_CLK) в CPU
и получает данные на линии PCM DATA (на схеме I2S_DATA) так?

MCLK - идущий из CPLD в CPU я так понимаю это клок (не умноженный) выбранного генератора?
Какова частота PCM_BCLK и сколько тактов длина слова?

PS. Хочу прикрутить к аманеро свою ПЛИС с цифровыми фильтрами.

MCLK - текущий генератор
PCM_BCLK = 512*Fs
64 BCLK на семпл
Данные передаются не только по I2S_DATA, но и по DSD1

[demon_rt]

MCLK - текущий генератор
PCM_BCLK = 512*Fs
64 BCLK на семпл
Данные передаются не только по I2S_DATA, но и по DSD1

Спасибо вам за конструктивные данные

---------- Сообщение добавлено 14:23 ---------- Предыдущее сообщение было 14:19 ----------

64 BCLK на семпл

Я так понимаю 32 бита на Л и 32 на П ?

[Алексей_Ш]

32 клока, а бит может быть 32, 24 и 16

[demon_rt]

32 клока, а бит может быть 32, 24 и 16

понял фиксировано 32, а действительных - в зависимости от потока, так?

---------- Сообщение добавлено 14:29 ---------- Предыдущее сообщение было 14:28 ----------

Но тогда еще должен быть сигнал начала кадра семпла, правильно?

[Алексей_Ш]

Этот сигнал называется OUT_I2S_FSCL

[demon_rt]

Этот сигнал называется OUT_I2S_FSCL

Вы случайно мне не про эту картинку рассказываете ??

[Алексей_Ш]

Вы спрашиваете, я Вам отвечаю.
А эта картинка - выходные сигналы на разъеме Amanero.

[demon_rt]

Этот сигнал называется OUT_I2S_FSCL

Просто на схеме amanero между CPU и CPLD не вижу сигнала OUT_I2S_FSCL

[Алексей_Ш]

Его там и нет, CPU отправляет непрерывный поток данных, который синхронизован с BCLK и FSCL, которые генерируются в CPLD

[demon_rt]

Его там и нет, CPU отправляет непрерывный поток данных, который синхронизован с BCLK и FSCL, которые генерируются в CPLD

Еще раз..
CPU гонит поток по I2S_DATA (как на схеме) с опорой на 2S_CLK_ISOL (как на схеме)
Битовую опору 2S_CLK_ISOL - 512*Fs и MCLK_ISOL (как на схеме) выставляет CPLD

Как тогда CPLD разберет в этом потоке начало семпла левого и правого канала???