ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[Сухоруков Сергей]

Как преобразовать формат из 64 битного слова в 48 битное?

Либо с помощью ПЛИС, либо с помощью набора логики.

[Delta213]

Либо с помощью ПЛИС, либо с помощью набора логики.

А на лампах можно? Или германиевых транзисторах? И те и другие в достатке.

[Михаил45]

Можно, давай, делай.

[Delta213]

Схемку бы, а я спаяю лет за пять, электростанция в наличии.

[Сухоруков Сергей]

А на лампах можно? Или германиевых транзисторах?

А смысл? Это же преобразование цифрового сигнала. Зачем тут германий или лампы? В идеале это преобразование делается на заказной микросхеме.

[Delta213]

А смысл? Это же преобразование цифрового сигнала. Зачем тут германий или лампы? В идеале это преобразование делается на заказной микросхеме.

Не, ну вы надо мной постебались, я тоже ;) Ессно я про алгоритм спрашивал. Аманеро только 64 битные слова выдает и 32 битные, при 16 битном разрешении. Сепаратор готов, надо теперь битклок понизить. Я ничего лучше не придумал, чем заталкивать данные в 24 битный регистр, подсчитывая битклок, как только 24 , то стоп клоку и переписываем параллельно в другой регистр, оттуда забираем уже по 48х. Может попроще можно?

[Сухоруков Сергей]

Не, ну вы надо мной постебались, я тоже

Каков вопрос - таков ответ.

Ессно я про алгоритм спрашивал.

Кто ж знает, что у Вас на уме.

Алгоритм очевиден. Формируете прерванный клок с нужным числом синхроимпульсов. Собственно, всё.

[Delta213]

Не всё, данные от 16 до 24 бит нужно тоже растянуть на весь период вордклока. Допустим входной поток: вордклок(fs) 384кГц, битклок 24576кГц, на выходе мне нужно получить: fs тот же, 384кГц, а битклок в зависимости от длины слова в 16 18 20 24бита, соответственно 12288, 13824, 15360 и 18432кГц, данные как и говорил, надо растянуть на весь период.

[Сухоруков Сергей]

данные как и говорил, надо растянуть на весь период.

Зачем? ЦАПу это не нужно. Или Вы хотите снизить входной бит-рейт? Тогда это совсем другая задача, и нетривиальная.

[Delta213]

Как раз цапу это нужно, т.к. при 384фс и 64 битном слове, битклок (и данные) такой, что цап его не берет, а при 48 битном берет, это я про пцм63. С тда1541 похожая ситуация, при 384 и 16 бит (битклок 6,144) , в цап зайдут, а при 32 уже нет. И я разве говорил, что задача простая? С простой я сам справляюсь.

[vladsan75]

Delta213 - вы уже выше начали правильно рассуждать - берете сдвиговый регистр на длину всего WCLK(обычно 64 бит) и гоните в него весь поток, а по спаду сигнала WCLK(или по нарастанию, все зависит от формата) перезаписываете в два других регистра длиной по 24 бит и с них уже выводите последовательную информацию правого и левого канала(причем у вас вообще получится WCLK = 24 бит).

[Сухоруков Сергей]

Как раз цапу это нужно

Не нужно, если ЦАП воспринимает входной бит-рейт. А если нет, так Вы так и формулируйте свою задачу, а не пишите, что Вам из 64 бит нужно сделать 48:

Как преобразовать формат из 64 битного слова в 48 битное?

Если нужно понизить бит-рейт путём растягивания временных интервалов между сигналами бит-клока (и между сигналами данных) - это совсем другой коленкор, и "малой кровью" не отделаетесь.

[Delta213]

Сухоруков Сергей, По делу будет что сказать?

[Сухоруков Сергей]

По делу будет что сказать?

Я и намекнул по делу, что готовое решение не найдёте. Самому нужно напрячься. А Вы, видимо, хотите, чтобы я по быстрому нарисовал схемку? Оно мне нужно, тратить на это время?

[Игорь Гапонов]

Delta213 - вы уже выше начали правильно рассуждать - берете сдвиговый регистр на длину всего WCLK(обычно 64 бит) и гоните в него весь поток, а по спаду сигнала WCLK(или по нарастанию, все зависит от формата) перезаписываете в два других регистра длиной по 24 бит и с них уже выводите последовательную информацию правого и левого канала(причем у вас вообще получится WCLK = 24 бит).

Т.е. нужно "замедлить/растянуть" вливание отдельных бит, если цифроинтерфейс ЦАПа не позволяет быстро вливать (например, TDA1541 может работать с 384kHz только не в i2s, а в параллельной поканально загрузке со слотом 16 бит в каждом с максимально растянутым импульсом бита - даташитное ограничение <6,4 MHz по BCK, так что "дата-флеш" тип загрузки хоть и возможен ка в TDA1540, но связан с уменьшением длины бита).

Проблема возникает в реклоке, как регенераторе фронтов (если ЦАПу или ещё кому это до фени, то проблемы нет ), т.к. опорный ген ("главный ген") должен иметь целочисленный коэфф. кратности - наименьшее общее кратное/наибольший общий делитель (помните арифметику за 4-й класс? . Легче и лучше всего схемотехнически организовать регенератор, когда этот коэфф. чётный - импульс спуска D-триггера ровно по середине импульса данных (для DS ЦАПов "универсальным" является малый джиттер MCK, а для параллельников - фронта ланча аналоговых ключей, запаздывающий на полпериода от переднего фронта последнего бита в потоке данных). Например, при переходе в последовательный слот "64 ту 48" необходимо иметь "троечку" в главном гене - т.е. мин. частота гена для Fs*8=Fs*8*(64*3)=Fs*1536 Fs=44,1/48=>67,7376/73728 MHz. Хуже всего дело обстоит с 20 и 18 битами - там нужна пятёрка и девятка. Так что TDA1541 повезло ( ), можно обойтись минимумом 22,5792/24,576.

Для организации дробного коэфф. деления n/m (n,m - целые числа) применяют PLL, а PLL-система с низким джиттером - это вам не d-триггер.

[Delta213]

Для 1541 сейчас пилю потихоньку, а 18-20 битные не нужно дробно делить, при 48 битном клоке 384фс цап съест, а 768фс нет, хоть сделай растягивание данных и битклока до 36 бит. 1541 допилю буду под 48 бит делать.

---------- Сообщение добавлено 18:49 ---------- Предыдущее сообщение было 18:48 ----------

А Вы, видимо, хотите, чтобы я по быстрому нарисовал схемку? Оно мне нужно, тратить на это время?

А сможешь? То то.

[Сухоруков Сергей]

Offтопик:

А сможешь?

Будет нужно, сделаю.

[Игорь Гапонов]

Для 1541 сейчас пилю потихоньку, а 18-20 битные не нужно дробно делить, при 48 битном клоке 384фс цап съест, а 768фс нет, хоть сделай растягивание данных и битклока до 36 бит. 1541 допилю буду под 48 бит делать..

Так ясень пень, важна минимально приемлемая длина бита данных на цифрошине ЦАПа , а не макс. Fs . Та же TDA1540 (по даташиту) шустрее 1541, да ещё и 14 бит. Но максимально возможный бит-рейт достигается именно при точной кратности BCK и слота данных. Например, для 1540 если проблем с выбором частот кварцев/генов нет, а только частотные ограничения, то для её 14-бит и даташитного ограничения 12 Mb/s возможна Fs=12/14=6/7=857142,(857142)Hz и нужен кварц для мастера 24MHz (т.е. тянет 16*(44,1/48) по даташиту). Но из-за распространённого слота транспортов в 48/64 бита частота главного гена в безPLL системе и простого регенератора фронтов получается в 7 раз выше

Я собираюсь попробовать плавненько повышать битрейт, чтоб заметить, когда мой 1541 начнёт затыкаться (вроде как при даташитных 0,5мкс времени установления значения на выходе должен быть битрейт до 16MHz, а не заявленный в 6,4).

[Delta213]

Я слышал где то, что 1541 тянет 12мГц, но не верится как то, хотя можно попробовать, как раз получается 48*16*16=12,288мГц
А фапчем и дальше некратно можно тянуть, да вот только вряд ли это добавит качество.

[Игорь Гапонов]

причём тут фапч?