ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[EDDiE]

так то был 2007 год где-то

[Alex]

так то был 2007 год где-то

Ну и что? С чем 5-вольтовым все это сочленять? (и нафига?)
Инвертирующие буферы - тоже не понятно, 245-е или 573 - удобнее и в разводке и пайке, а если 574 - то сразу готовый реклок.
Для одиночных - какая разница, поставить 04 или 125?

[EDDiE]

Ну и что? С чем 5-вольтовым все это сочленять? (и нафига?)

Он раньше делал свои ЦАП только с расчетом встраивания их в CDP, а там все было 5-ти вольтовое.
Вот, что он писал про Lynx 7v3



Вообще, Lynx 7v3 - крайне неудачная конструкция по звуку.
Lynx D35 он исправил многие недочеты Lynx 7v3.

[McCulic]

Ответ как обычно лежал на поверхности - буферы стоят инвентирующие т.к. в ПЛИС сигналы инвертируются обратно. Сбило с толку то, что в ICM34 и ЦАП Lynx на входе стоят инверторы. В итоге инвертировал некоторые клоки в PLL, и все стабильно и отлично работает.
По поводу DACore я ошибся, на входе там неинвертирующие буферы.

[Hrun]

Мучает один вопрос по реклоку. Посмотрел по темам. Ответа не нашёл. По-идее переключение BCK или LE (для разных ЦАПов) должно происходить при срезе импульса мастерклока, то есть когда нет записи в регистр пересинхронизации. В противном случае, если переключение записываемого в регистр сигнала происходит близко к моменту записи, то есть вероятность, что можно получить джиттер величиной в период мастерклока.
Но как согласовать фронты выравниваемого импульса и мастерклока непонятно, так как BCK или LE приходят с неизвестной в общем случае задержкой.
Меня, прежде всего, интересует ЦАП, подключенный к транспорту CD-проигрывателя с обратной синхрой от генератора, размещённого у ЦАПа.

[Михаил45]

Правильно мучает. Я просто не понимаю, что ты написал.

[straus]

Мучает один вопрос по реклоку. Посмотрел по темам. Ответа не нашёл. По-идее переключение BCK или LE (для разных ЦАПов) должно происходить при срезе импульса мастерклока, то есть когда нет записи в регистр пересинхронизации. В противном случае, если переключение записываемого в регистр сигнала происходит близко к моменту записи, то есть вероятность, что можно получить джиттер величиной в период мастерклока.

Ещё в древнем CS4390 была фича, которая в первые периоды после старта смотрела временные сдвиги и корректировала внутри под себя. Потому в даташите и написано - фаза может быть любой, но мастерклок должен быть синхронным с остальными сигналами (а не от отдельного генератора).

[Hrun]

Замечательно, а как быть с нашими любительскими конструкциями? Просто я в ближайшее время задумал сделать реклок, а теперь вот думаю, не будет ли хуже. И ответа не нахожу.

[Михаил45]

В том и дело. Он не может быть несинхронным, ибо идет из цапа на проц транспорта. А у Хрюна задержка берется откуда то.

[Hrun]

Правильно мучает. Я просто не понимаю, что ты написал.

Есть варианты перечитать или задать уточняющий вопрос.

[Михаил45]

Замечательно, а как быть с нашими любительскими конструкциями? Просто я в ближайшее время задумал сделать реклок, а теперь вот думаю, не будет ли хуже. И ответа не нахожу.

Так зачем тебе реклок? Реклок чего? У тебя мастерклок из цап?

[Hrun]

А у Хрюна задержка берется откуда то.

Ну, Вы думаете транспорт ничего не задерживает? Да и прочие микрухи по дороге?

[Михаил45]

Не задерживают.

[Hrun]

Так зачем тебе реклок? Реклок чего? У тебя мастерклок из цап?

Зачем - устранить возможное фазовое дрожание на входе ЦАП. Чего - I2S. Мастерклок (может неправильно назвал) - от отдельного генератора, размещённого поближе к ЦАП.

Не задерживают.

И на 1 пс не задерживают???

[Михаил45]

Тогда в поиске набери реклок и читай. Полно на форуме инфы.

[Alex]

И на 1 пс не задерживают???

Да хоть на 10, пофиг.

[ViktKors]

Мучает один вопрос по реклоку.
...
Но как согласовать фронты выравниваемого импульса и мастерклока непонятно, так как BCK или LE приходят с неизвестной в общем случае задержкой.
Меня, прежде всего, интересует ЦАП, подключенный к транспорту CD-проигрывателя с обратной синхрой от генератора, размещённого у ЦАПа.

Стандартный способ - предусмотреть возможность инверсии мастерклока.
Потом тупо осцем посмотреть какая полярность правильная. Может оказаться без разницы, но случается, что одна из полярностей совсем не катит.
Смотреть сигнал битлока (реклочатся обычно все три линии I2S) после реклока неправильной фазой на нем сразу становится заметной дерганность.

**
В свете DSD (в том числе и приготовления из входного сигнала двух парафазных потоков) вопрос реклоков уже не выглядит устаревшим.

[Hrun]

Спасибо! Про инверсию тоже первое, что в голову пришло. У Вас прям практические наблюдения. Это приятно.
Я, кстати, возможно реклочить буду одну линию в зависимости от ЦАПа.

[Alex]

Про инверсию тоже первое, что в голову пришло. У

А других вариантов в общем-то и нет

Вообще, еще от частоты реклока зависит, хорошо когда он как минимум вдвое превышает максю частоту битклока.

Я, кстати, возможно реклочить буду одну линию в зависимости от ЦАПа.

Какую именно и почему одну? Нынешним ничего реклочить вообще не надо, им только мастерклок хороший надо.
А древностям надо вордклок, но кто сазал что при этом не надо битклок и данные?
Да и какая разница сколько линий реклочить, если есть чем?

[Hrun]

Я думал над другими вариантами. Опять же, кто даст гарантии, что временная задержка битклока не плавает при прогреве микросхем.
У меня частота реклока получается в 12 раз выше битклока. При таких условиях, если битклок на одну двадцатьчетвёртую уползёт, начнутся проблемы, даже если изначально их не было.
TDAшкам битклок надо реклочить, большинству остальных - вордклок. Но это мелочи, сколько реклочить.
Главное, что по поводу возможного увеличения джиттера при неудачном реклоке я был прав. И на практике с этим люди встречаются. Дальше на практике и будем решать, как поступить.