ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[dortonyan]

Delta213, а я в вашей симуляции не разобрался.
У вас она в файле vect, я с таким не работал. Пересохраняю его в wvf и дальше моделю в нем.
Сетка задается в меню Edit -> Grid Size (если активно окно wvf), время моделирования Edit -> End Time. Посмотрите на марсоходе пошаговую инструкцию.
Там основное показано: как выбирать сигналы для симуляции, как настраивать.

[Delta213]

А я-же говорю, создать новую, или изменить существующую могу (параметры по дефолту стоят), а вот посмотреть не могу. Через wvf наверное правильнее.

[dortonyan]

Delta213, переключите вид квартуса в классический стиль максплюса:
Tools -> Customize

Тогда меню получается проще и удобнее:

Синий - компилятор, красный - симулятор, зеленый - программатор. Жмете кнопку симулятора и квартус сам создает и открывает wvf файл.

[Delta213]

Я все-таки не понимаю ваш проект, а зачем вы LRCK сдвигаете на пол такта битклока?
Если только для выравнивания фронтов, то не надо ли и выходные DOR DOL тоже придержать на пол такта?
Посмотрите пожалуйста с моей симуляцией, я вроде все правильно входные данные ввел, режим i2s, т.е. первый такт битклока пропущен, дальше в первом слове данные ЛК ПК совпадают АААААА, во втором слове инверсно АААААА 555555 и так в цикле.

ps
А нет, все нормально, сделал 20 битные данные, так лучше видно.
Vasil.zip

[Alex]

Delta213, переключите вид квартуса в классический стиль максплюса:
Tools -> Customize

А сам Максплюс поставить?

[dortonyan]

а зачем вы LRCK сдвигаете на пол такта битклока?

Сначала LRCK реклочится первым триггером, чтобы гарантированно захватить LRCK сигнал, не зависимо от его сдвига на входе ПЛИС. Но тогда этот сигнал привязывается к фронту BCK, а он должен меняться по спаду BCK.
Чтобы привязать LRCK к спаду BCK выполняется реклок на следующем регистре с тактированием от BCK через инверсию.
LRCK таким образом придерживается ровно на период BCK.
Чтобы компенсировать этот сдвиг LRCK относительно данных, на регистре inst5 данные переключены на выход QD (было на QC).

то не надо ли и выходные DOR DOL тоже придержать на пол такта?

Они и придерживаются. Там же на схеме реклок общим регистром.
Данные тоже должны обновляться по спаду BCK, поэтому так же реключатся сигналом BCK с инверсией.

Посмотрите пожалуйста с моей симуляцией, я вроде все правильно входные данные ввел, режим i2s, т.е. первый такт битклока пропущен, дальше в первом слове данные ЛК ПК совпадают АААААА, во втором слове инверсно АААААА 555555 и так в цикле.

Да, в модели все верно.
Но для простых проектов удобнее переключить quartus в стиль максплюса и моделить wvf файл. Тогда тестбенч писать не надо. Можно рисовать диаграммы мышкой и с помощью простой удобной панели иструментов.

А сам Максплюс поставить?

Можно, но это совсем архаика. Я им сам давно не пользуюсь.

[Alex]

но это совсем архаика.

Но ведь работает

[pyos]

Offтопик:

Но ведь работает

ЕМНИП, на WIn10 и новее - нет. Разве что из-под виртуалки с пробросом порта для программатора.

[Delta213]

Чтобы компенсировать этот сдвиг LRCK относительно данных, на регистре inst5 данные переключены на выход QD (было на QC).

Аааа вот в чем дело а я этого не заметил и в голове не складывалась картинка. Теперь понятно.

[Alex]

Offтопик:

ЕМНИП, на WIn10 и новее - нет.

Под 7/32 работало, а под 10/64 чессговоря, не пробовал, как-то последние годы надобности небыло.

[Delta213]

Вопрос по пцм5102, надо ли подавать питание на 1 ногу(Charge pump power supply, 3.3V) если я этот чардж памп не использую?