ЦАП своими руками (пятая ветка)

[Kompros]

Очередной виток в Спирали

Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание

[Delta213]

Что-то не все работает в моем проекте, битклок не сдвигается, фрагмент ниже:

На выходе нет импульсов, хотя симуляция говорит, что должно быть. Если данные цепляю вместо битклока, то все сдвигает правильно.
Не пойму, в чем проблема? Мастер 24,5 МГц, битклок 3МГц, в 8 раз меньше мастера. Это вживую, в симуляции все правильно работает.
Гляньте, кто понимает, на всех пинах все как и должно быть , а на 83,84,85,86,89,90 там где битклок сдвигается тишина на выходах.
123.zip

[dortonyan]

По схеме криминала не видно.
И не очень понятно: нет импульсов или не сдвигается?
Выложите проект, гляну что там.

[Delta213]

Выложите проект, гляну что там.

Выложил, выше.
Нет импульсов! Меняю местами входа битклок и дату и импульсы появляются и правильные, как и должны быть, сдвинуты.

[dortonyan]

В общем в вашем проекте тоже криминала не видно, сигналы должны быть. Либо не на тех пинах смотрите, либо еще какой-то касяк.
Нарисовал свой проект, как предлагал сразу. Все лишнее поудалял. Все работает как надо, симуляция настроена, можете проверять "в живую", только пины правильно назначьте.

[Delta213]

Это не то! Вы придерживаете данные на период битклока, а я на период мастерклока. И как говорил уже данные нормально передаются, не идет только сдвинутый битклок, хоть прямой, хоть инверсный. И смотрю на тех пинах, если вход перебрасываю, меняю местами дату и битклок, то на выходах всех битклоков появляется сдвинутая как надо дата. Может что-то с фронтами, попробую мастер проинвертировать перед 174 регистром.
Сейчас покажу...

[dortonyan]

Это не то! Вы придерживаете данные на период битклока

На пол периода.

а я на период мастерклока. И как говорил уже данные нормально передаются, не идет только сдвинутый битклок, хоть прямой, хоть инверсный. И смотрю на тех пинах, если вход перебрасываю, меняю местами дату и битклок, то на выходах всех битклоков появляется сдвинутая как надо дата. Может что-то с фронтами, попробую мастер проинвертировать перед 174 регистром.

А нафига? Что-то не улавливаю смысла всех этих манипуляций.
В проекте, что я "урезал" все уже выводится как надо для ЦАП.
Ну можно еще все выходные сигналы пересинхронизировать мастерклоком, будут фронты вообще идеально выровнены. Но работать и так должно.

[Delta213]

На пол периода.

Да!

А нафига? Что-то не улавливаю смысла всех этих манипуляций.

А чтобы выбрать работающий вариант, ваш тоже добавил, ног хватает.

[dortonyan]

А чтобы выбрать работающий вариант

Так в симуляторе все работает как надо, что тут выбирать?
Диаграммы посмотрите, там точь в точь как надо по ДШ на ЦАП.
Если не накосячить с распиновкой, то в "железе" будет работать точно так же. Симуляция моделирует сигналы с довольно высокой точностью.

[Delta213]

Вот я и проверю, вот я и сравню. На макетной же делаю, какой вариант заработает, тот и будет зашит в релиз.

[Сухоруков Сергей]

Offтопик:

какой вариант заработает, тот и будет зашит в релиз.

А если заработает не один вариант, как будете выбирать?

[Delta213]

Offтопик:


А если заработает не один вариант, как будете выбирать?

Но заработал только один вариант! Я вообще не понимаю как могла работать схема из 10322
Тут уже причесано, с реклоком и все работает.

Vasil_Work.zip

[dortonyan]

Я вообще не понимаю как могла работать схема из 10322

В той схеме как раз есть шанс, благодаря задержке между клоком и обновлением данных на выходе регистров.
А вот почему у вас работает только на неправильных таймингах (с обновлением данных по положительному фронту) - большой вопрос.