Очередной виток в Спирали
Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание
Очередной виток в Спирали
Предистория:
Первая ветка и ее окончание
Вторая ветка и ее окончание
Третья ветка и ее окончание
Четвертая ветка и ее окончание
так то был 2007 год где-то
"Замполит, чайку?"(с)"Охота за Красным Октябрем".
"Ну что, можете меняться обратно."(с)типа анек.
<-- http://altor1.narod.ru --> Вопросы - в личку, е-мейл, скайп.
Последний раз редактировалось EDDiE; 01.04.2019 в 09:55.
Ответ как обычно лежал на поверхности - буферы стоят инвентирующие т.к. в ПЛИС сигналы инвертируются обратно. Сбило с толку то, что в ICM34 и ЦАП Lynx на входе стоят инверторы. В итоге инвертировал некоторые клоки в PLL, и все стабильно и отлично работает.
По поводу DACore я ошибся, на входе там неинвертирующие буферы.
Мучает один вопрос по реклоку. Посмотрел по темам. Ответа не нашёл. По-идее переключение BCK или LE (для разных ЦАПов) должно происходить при срезе импульса мастерклока, то есть когда нет записи в регистр пересинхронизации. В противном случае, если переключение записываемого в регистр сигнала происходит близко к моменту записи, то есть вероятность, что можно получить джиттер величиной в период мастерклока.
Но как согласовать фронты выравниваемого импульса и мастерклока непонятно, так как BCK или LE приходят с неизвестной в общем случае задержкой.
Меня, прежде всего, интересует ЦАП, подключенный к транспорту CD-проигрывателя с обратной синхрой от генератора, размещённого у ЦАПа.
BLACK HI-END
Правильно мучает. Я просто не понимаю, что ты написал.
Замечательно, а как быть с нашими любительскими конструкциями? Просто я в ближайшее время задумал сделать реклок, а теперь вот думаю, не будет ли хуже. И ответа не нахожу.
BLACK HI-END
В том и дело. Он не может быть несинхронным, ибо идет из цапа на проц транспорта. А у Хрюна задержка берется откуда то.
Не задерживают.
Тогда в поиске набери реклок и читай. Полно на форуме инфы.
Стандартный способ - предусмотреть возможность инверсии мастерклока.
Потом тупо осцем посмотреть какая полярность правильная. Может оказаться без разницы, но случается, что одна из полярностей совсем не катит.
Смотреть сигнал битлока (реклочатся обычно все три линии I2S) после реклока неправильной фазой на нем сразу становится заметной дерганность.
**
В свете DSD (в том числе и приготовления из входного сигнала двух парафазных потоков) вопрос реклоков уже не выглядит устаревшим.
Спасибо! Про инверсию тоже первое, что в голову пришло. У Вас прям практические наблюдения. Это приятно.
Я, кстати, возможно реклочить буду одну линию в зависимости от ЦАПа.
BLACK HI-END
А других вариантов в общем-то и нет
Вообще, еще от частоты реклока зависит, хорошо когда он как минимум вдвое превышает максю частоту битклока.
Какую именно и почему одну? Нынешним ничего реклочить вообще не надо, им только мастерклок хороший надо.
А древностям надо вордклок, но кто сазал что при этом не надо битклок и данные?
Да и какая разница сколько линий реклочить, если есть чем?
"Замполит, чайку?"(с)"Охота за Красным Октябрем".
"Ну что, можете меняться обратно."(с)типа анек.
<-- http://altor1.narod.ru --> Вопросы - в личку, е-мейл, скайп.
Я думал над другими вариантами. Опять же, кто даст гарантии, что временная задержка битклока не плавает при прогреве микросхем.
У меня частота реклока получается в 12 раз выше битклока. При таких условиях, если битклок на одну двадцатьчетвёртую уползёт, начнутся проблемы, даже если изначально их не было.
TDAшкам битклок надо реклочить, большинству остальных - вордклок. Но это мелочи, сколько реклочить.
Главное, что по поводу возможного увеличения джиттера при неудачном реклоке я был прав. И на практике с этим люди встречаются. Дальше на практике и будем решать, как поступить.
BLACK HI-END
Социальные закладки