универсальный ЦАП с приемником на DIR1703

[svolkovoy]

Назрела необходимость во внешнем ЦАПе подключаемом по ТОСЛИНК. Нужно чтобы он понимал частоты от 32 до 96кГц причем без пересчета(как линкс 15, хотя может меня и проглючило при просмотре AHDL проекта).
Выбор 1703 связан с возможностью его работы в crystal mode. Но возникает несколько вопросов
1. судя по талице 5 на ст. 9 в crystal mode он вообще данные выдать не может, я думаю что это ошибка т.к. нафиг бы он вообще был нужен.
2. планиную использовать хороший генератор для частот дискретизации 44,1 и 88,2 (соответсвенно на этих частотах переводить в режим генерации от от внешнего сигнала)
3. приемник не отличает 88,2 от 96 - как бы все таки это обойти? Первое что пришло в голову это сделать режим по умолчанию 88,2 от внешнего генертора и если спустя опрделенное время биты BRSEL[] будут соответствовать 88/96 а UNLOCK не станет 0 то тогда переключаться в PLL режим.
для управления всем этим хозяйством планируется использовать ПЛИС, так что впоросы с ресетом приемника после смены частоты не представляют проблемы.
4. и на последок, если частота была поймана и начался прием но потом она изменилась биты BRSEL уже сообщат нужную чатоту или прийдется со всем разбираться после перезапуска приемника?

В общем все кто работал с 1703 или 1701 отзовитесь.
на крайняк его можно перевести в ПЛЛ режим,но мне бы хотелось чтобы была возможность реботы от нормлального генратора.
И вообще что дает соединение UNLOCK c CKSEL? похоже не то что в режим crystal он входит только когда какие-то проблемы начинаються.

[Kompros]

Только как оно тогда вообще работало

Дык, на Земле живем однако

[pokos]

... Обнаружен неприятный такой косяк, а именно, частота востановленного ФАПЧ мастерклока на выходе НИКОГДА не синхронна и не кратна в абсолюте частоте источника (и соответственно частоте на входе с SPDIFа), а лишь приблизительно на нее похожа.

Вощщем-то, ничего удивительного. Я вообще не понимаю, зачем они сделали 1703. Логика работы 1701 более удачная. Сначала получить нормированный джиттер цифровой ФАПЧ, потом его загасить аналоговой - вполне работоспособно.

[Эx, залужу...]

pokos, не понял, в особенности

получить нормированный джиттер цифровой ФАПЧ, потом его загасить аналоговой

Что значит загасить?
А DIR1701 разве по другому работает?
Да и вообще, откуда известно о цифровой ФАПЧ? Из даташитов на 1703 и 1701 вытекает практически одинаковая структура, PLL1 -100МГц работает на реклок (асинхронный видимо?) входных сигналов, PLL2 как обычно, востанавливает-генерит MCLK на основе входной частоты на SPDIF. Только вот непонятно, почему плавно подстроить и в точности держать частоту со входа она не может держать? Наверно как раз и связано с асинхронным реклоком входного сигнала...

Логика работы 1701 более удачная

Хоть тресни, не вижу, чем она более удачная? DIR1703 в точности то же самое, что 1701, единственное отличие - добавлен режим генератора, т.е. коммутатор, который отрубает обе ФАПЧ и спдиф-вход, и она начинает работать как простой делитель частоты, которая присутсвует на XTI. Отсюда и требование кратных кварцев, в отличии от 1701. В режиме PLL, 1703 работать должна точно также и потому же алгоритму, что и 1701.

Кстати, можешь посмотреть, чего на выходе у DIR1701 творится, засинхронизировавшись по источнику? Частота на выходе совпадает полностью и синхронна с частотой источника? Боюсь, что в точности тоже самое будет, что и 1703, постоянно туды-сюды....


И вообще, мысли насчет цифровой ФАПЧ и более удачной структуры, по-подробнее бы, хотелось...

[pokos]

Ну, 1701 тщательно пошшупаю только в выходные. Кратный кварец в 1703 говорит о кратных коэффициентах в ФАПЧе, а это в смысле джиттера - самый худший вариант.
Как, собсно, работают эти микросхемы? Даташит при этом - только информация к размышлению.
Патентованый SpAct - это и есть цифровая часть ФАПЧи, первый контур. Понятно, что цифровая ФАПЧа там стоит не абы для чего, а чтобы иметь полосу захвата на порядки больше полосы удержания. Соответственно, цифровая ФАПЧа всегда производит джиттер, иначе не бывает, ведь ГУНа там нет вообще. Чем же отличаются кратные коэффициенты от дробных? Да вот как раз тем, что при кратных коэффициентах выходной джиттер приобретает пилообразную характер. А аналоговая петля такие НЧ колебания подавить не в силах - у неё для этого полоса удержания слишком широкая. Если же коэффициенты дробные, то джиттер имеет псевдослучайный вид, большая часть его энергии сосредоточена в верхних частотах, соответственно, такой джиттер гораздо лучше давится второй, аналоговой, петлёй ФАПЧи.

Вощщем, это кратенько. Померю - отпишу.

[ADDED=pokos]1130241685[/ADDED]
Добавочка. Кстати, смотрел, в своё время, что творится в петле ФАПЧ 1701. При захвате частоты на фильтре появляется шумоподобный сигнал, всё в соответствии с теорией. Пилообразных пертурбаций не заметил.

[aal]

Вопрос 2 Lynx:
Я задумал на фпга спдиф приёмник сгородить для цапа. Что если в фпга для приема использовать цифровую плл, а от фронтов импульсов формировать (естественно меандр от вх. последовательности) и подавать на внешний синтезатор, например ADF4360-8 Synthesizer/VCO Integer-N 65-400 MHz
Norm Phase Noise (dBc/Hz) -217 - т.е. 17пс. Естественно с синтезатора частоту обратно в фпга и тактировать фифо и и2с для цапа.
Не получется ли в этом случае джеттер ниже чем в цирозовских приёмниках? Или не стоит пока и пытатся? Правильно ли я понял значение Norm Phase Noise?

[svolkovoy]

если делать на фпжа то можно 2 фиксированных генератора сделать и в зависимости от детектированной частоты переключать мультиплексор а затем уже делить на целое число. Так ИМХО лучше будет.

[Lynx]

Я задумал на фпга спдиф приёмник сгородить для цапа

А зачем?

Что если в фпга для приема использовать цифровую плл, а от фронтов импульсов формировать (естественно меандр от вх. последовательности) и подавать на внешний синтезатор, например ADF4360-8 Synthesizer/VCO Integer-N 65-400 MHz
Norm Phase Noise (dBc/Hz) -217 - т.е. 17пс. Естественно с синтезатора частоту обратно в фпга и тактировать фифо и и2с для цапа.

Я никогда не думал над этим, поскольку SPDIF меня не интересует в принципе. Но, наверное, так сделать можно. Только опять же следует учитывать большой уровень помех от FPGA, который будет воздействовать и на синтезатор. Поэтому получить указанную спектральную плотность шума будет крайне сложно. Более того, синтезаторы типа ADF оптимизированы для работы с частотами от 100МГц и плотность ФШ у них логарифмична только при больших отстройках, а при малых растет быстрее, чем у чистого кварцованного ГУН, поэтому величина джиттера, определяемого плотностью ФШ на малых отстройках будет выше, чем 17пс (порядка 50...70пс)

[Эx, залужу...]

pokos,

Патентованый SpAct - это и есть цифровая часть ФАПЧи, первый контур. Понятно, что цифровая ФАПЧа там стоит не абы для чего, а чтобы иметь полосу захвата на порядки больше полосы удержания. Соответственно, цифровая ФАПЧа всегда производит джиттер, иначе не бывает, ведь ГУНа там нет вообще. Чем же отличаются кратные коэффициенты от дробных? Да вот как раз тем, что при кратных коэффициентах выходной джиттер приобретает пилообразную характер.

Не понятно, все равно. У нас там PLL2 основную работу по восстановлению MCLK выполняет, а на нее клок по XTI никак не завязан, по крайней мере блок схемам из даташитов. Т.е. кратность тут влиять по идее не должна?

The DIR1701 has two PLLs, PLL1 and PLL2. The SpAct (Sampling Period Adaptive Controlled Tracking)
system is a newly developed clock recovery architecture, giving very low jitter clock from S/PDIF data input. The
DIR1701 requires a system clock input for operation of SpAct; internal PLL1 provides a 100 MHz execution
clock. The system clock can be obtained by either connecting a suitable crystal resonator at the XTI/XTO pins
or applying an external clock input at the XTI pin as shown in Figure 1. Internal PLL2 generates the system clock
SCKO by using the output signal of the SpAct frequency estimator.

Т.е. кварц или входящая синхра на XTI работает только на PLL1, которая генерит "чистые" 100MГц, причем частота такая в обеих случаях, и для 1703 и для 1701, далее эти 100МГц используются для ресинхронизации ("очистки") фронтов входной частоты, а далее уже "очищенный" клок хватает и должна удерживать PLL2. Нивелируя периодическую ошибку, возникающую в результате асинхронного реклока. Поэтому непонятно, на что тут влияет кратность Fs ( или некратность) частоты на XTI, если на PLL2 ХТI никак не завязан, судя по картинкам?


Lynx, Дмитрий, вроде ж с ними работал, с обеими? Не иследовал вопрос, чего у DIRов внутрях происходит? Разжуй? Интересует откуда периодические скачки частоты на выходе берутся, и влияет ли на них кратность Fs (у DIR1703) и некратность (1701) такта на XTI, на конечный результат на выходе?

[Lynx]

вроде ж с ними работал, с обеими? Не иследовал вопрос, чего у DIRов внутрях происходит?

Работал, только особо не исследовал. Поскольку мне это было не нужно и не интересно Работает - и ладно. Всё-равно это были сильно вторичные и опциональные каналы по отношению к синхронным, использовавшимся в изделиях, как основные.

[pokos]

pokos,

Не понятно, все равно. У нас там PLL2 основную работу по восстановлению MCLK выполняет, а на нее клок по XTI никак не завязан, по крайней мере блок схемам из даташитов. Т.е. кратность тут влиять по идее не должна?

Кратность тут влияет не непосредственно, а через спектр джиттера, который имеется на входе второй петли ФАПЧи. При дробных коэффициентах этот спектр более "удобный" для второго контура.

[duss1981]

Собираю цап на dir 1703. Проблема в том что не определятся формат выходных данных. Схема во вложении. Там перепутаны выводы scf1 scf 0 местами, подключены они как по схеме 14 на +3,3, 13 на землю. при выключении горит UNlock и один светодиод частоты. При выключении сд не определяется формат, при ручном ресете гаснут светодиоды частоты ( по даташиту вроде как 44,1 должно быть), но Unlock не гаснет, и данных на выходе data нет. М/с менял уже.

[pokos]

Я бы первым делом убрал С1 и покрутил сопротивление R1.

[duss1981]

Значит глючит ad1865 ? Сигнал на выходе вроде есть у нее.

[pokos]

Нет, просто DIR1703 довольно чувствительна к согласованию линии.
Кстати, R1 полезно включить не после транса, а до.

[Эx, залужу...]

Проблема в том что не определятся формат выходных данных

Кем/чем не определяется формат выходных данных и кем/чем он должен определятся? Или имелось ввиду формат входных данных?

при выключении горит UNlock и один светодиод частоты

При выключении чего? Сигнала с СПДИФа?

При выключении сд не определяется формат

Вообще не понял. Яснее можно?

[duss1981]

НА 35
Не определяется формат входных данных, (частота).
При включении ЦАПа и СД горит UNLOCK и один светодиод частоты.
При нажатии PLAY подаем сишнал на SPDIF вход, частота не определяется. Горит все также UNLOCK. При ручном ресете гаснут свтодиоды частоты как для 44,1 но UNLOCk горит.

[Grigori G.]

Есть источник SPDIF с TTL уровнем? Например звуковуха Live/Audigy (TTL SPDIF есть на гребенке на плате звуковухи). Если подобное есть, то можно попробовать подать сигнал напрямую на вход DIR*ки и посмотреть что получится. У меня была похожая проблема с DIR9001, никак не хотел заводиться формирователь уровня на входе (правда собран был на 74hc04), когда победил, DIR*ка завелась с полоборота. И тут похоже сигнал вообще не чует.

[duss1981]

Есть источник SPDIF с TTL уровнем?

Спасибо попробуем Аудигу 2 зс.

[Эx, залужу...]

duss1981, горит UNLOCK - она получается вообще ничего с спдифа не цепляет. Формирователь TTL там нормальный на схеме нарисован, с аудигой будет то же самое. Ковырять надо в районе транса и для начала выкинуть С1 и С2. На выходе ADM1485 чего-нибудь видно?

[Grigori G.]

с аудигой будет то же самое.

Вот это и стОит проверить. Подключить прямо на вход 1703 ттл сигнал и посмотреть, как себя дирка поведет. Смысл - узнать где засада, до дирки или в ней самой.

Добавлено через 1 минуту
duss1981, если есть осцилл, посмотри что на выходе формирователя ттл уровня.