Есть тестовая связка DF1704 и AD1865, хочу сделать реклок сигнала WCKO , интересен результат на слух, частота генератора 11.2896, по рукой есть тригеры 74AC74 и 74AC161.
Подскажите как это организовать ?
Спасибо .
Есть тестовая связка DF1704 и AD1865, хочу сделать реклок сигнала WCKO , интересен результат на слух, частота генератора 11.2896, по рукой есть тригеры 74AC74 и 74AC161.
Подскажите как это организовать ?
Спасибо .
На D вход подаешь сигнал, а на С - клок. Снимаешь сигналы с выходов Q. Собственно всё
Viking, Я в принципе так и думал, я раньше этого не делал поэтому спросил тут, вдруг есть какие нюансы.
Спасибо
Всё спасибо пошел ваять
кстати вопрос, я заблуждаюсь, или нет: у ПЛИС серии MAX3000A вьіходьі по любому реклочатся от входов GCLK ? или в проекте надо явно указьівать?
Надо явно указать.
Хочу сообщить, я сделал для себя открытие, реклок это вещь Звук улёт
Wired, Синхронный
Вопрос по реклоку BCK в 1702 и 1704 :
на ad1862: When all data bits are loaded, a low going latch enable (LE)
pulse updates the DAC input
на pcm63: The serial-to parallel
data transfer to the DAC occurs on the falling edge
of Latch Enable (P20, LE). The change in the output of the
DAC coincides with the falling edge of Latch Enable
а вот на pcm1702: The
serial-to-parallel data transfer to the DAC occurs on the
falling edge of Latch Enable. The change in the output of the
DAC occurs at a rising edge of the 4th clock of the CLOCK
after the falling edge of Latch Enable. Refer to Figure 2 for
graphical relationships of these signals.
и на pcm1704: The
serial-to-parallel data transfer to the DAC occurs on the
falling edge of WCLK. The change in the output of the DAC
occurs at the rising edge of the 2nd BCLK after the falling
edge of WCLK.
Может кто нибудь знает архитектуру 1702 1704 ? т.е. вопрос сводится тупо к 3-м вариантам: 1/ важен и LE и BCK 2/ важен BCK 3/ важен LE
INDIGOtech, важен BCK.
Мелочи не имеют решающего значения, мелочи решают все
Социальные закладки